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testbench，能告訴我什么是testbench嗎

來源：整理 時(shí)間：2023-09-04 04:09:31 編輯：智能門戶 手機(jī)版

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1，能告訴我什么是testbench嗎

多看點(diǎn)、、、、、、

能告訴我什么是testbench嗎

2，F(xiàn)PGA的testbench和simulation

當(dāng)你的寫完HDL描述，并經(jīng)過編譯將語法錯(cuò)誤排除之后，為了驗(yàn)證你的描述能否完成你設(shè)計(jì)的功能，就需要寫一個(gè)仿真激勵(lì)文件testbench，然后進(jìn)入仿真(simulation)過程，從仿真結(jié)果中判定你的描述是否與你設(shè)計(jì)的功能吻合。
其實(shí)testbench本質(zhì)上就是另一個(gè)vhdl程序罷了，只不過由他來給調(diào)用的代碼所需要的輸入信號(hào)賦值罷了，如果復(fù)雜的話，testbench寫起來確實(shí)不容易，不過如果代碼都是自己寫的話那就知道里面的邏輯了，只要按照你設(shè)想的輸入信號(hào)，看結(jié)果就可以了。測試代碼的例子應(yīng)該網(wǎng)上有，依樣畫葫蘆 就可以了

FPGA的testbench和simulation

3，Verilog 中testbench 和 工程文件

1. 一定需要。對(duì)于ASIC,綜合成門級(jí)網(wǎng)表；對(duì)于FPGA，就是一些邏輯和寄存器等（altera的quartus ii綜合完成后在tools->netlists viewer->Technology xxx (post fitting)中可觀察綜合的結(jié)果）。若想了更多綜合知識(shí)，推薦搜索關(guān)鍵詞"邏輯綜合"或"logic synthesis"。至于top module的作用，想象在面包板上搭建一個(gè)電路，面包板上的各個(gè)元器件就是例化的子模塊，而面包板就是top module(一般top module里面只例化各個(gè)模塊而沒有邏輯功能)。2. 不可以。編寫testbench是為了仿真。仿真是為了驗(yàn)證設(shè)計(jì)模塊的設(shè)計(jì)是否正確。testbench中，主要產(chǎn)生測試和激勵(lì)信號(hào)給DUT(design under test，指要測試的rtl代碼)，并收集DUT輸出用于驗(yàn)證、比對(duì)等。對(duì)于testbench來說既不需要額外的激勵(lì)（需要什么信號(hào)自行產(chǎn)生就可以了），也不需要輸出（testbench就是用于仿真的，輸出給哪一個(gè)模塊？）。

Verilog 中testbench 和 工程文件

4，什么是test bench

1、打開quartus ii，tools菜單下options項(xiàng)，general中eda tool options，指定modelsim的路徑，比如c:\altera\11.0\modelsim_ae\win32aloem，或者c:\altera\modelsimse10.0b\win642、設(shè)計(jì)好quartus下的工程后，processing菜單欄下start項(xiàng)右側(cè)展開選擇“start testbench templates writer”，就會(huì)創(chuàng)建一個(gè)testbench的模版。在此基礎(chǔ)上修改你所需要的testbench3、testbench設(shè)計(jì)完后，assignments菜單下setting項(xiàng)，左側(cè)欄中找到eda tool settings下的simulation，在右側(cè)simulation的設(shè)置框中，選擇tool name，到“more eda netlist writer settings”中，選擇“compile test bench，點(diǎn)擊右側(cè)的“test benches”，”new“，把testbench文件的module名填入top level項(xiàng)（11.0下；9.0下三項(xiàng)都要補(bǔ)齊，第三項(xiàng)是例化名）。在下面的“test bench files”中指定你的testbench，模板文件默認(rèn)是在simulation--modelsim中，后綴是.vt，“add”進(jìn)來，一路ok。4、仿真時(shí)，“tools”菜單下“run eda simulation tool”右側(cè)展開，第一個(gè)為功能仿真，第二個(gè)為時(shí)序仿真。
test bench試驗(yàn)[測試]工作臺(tái); 例句:1.Both require intensive test bench and template construction and have limited application.

5，quartus 怎么打開testbench

一個(gè)是時(shí)序約束，另一個(gè)就是邏輯鎖定。時(shí)序約束是按照你的時(shí)序要求去布局布線。而邏輯鎖定則是指設(shè)計(jì)者將某個(gè)模塊或者某個(gè)網(wǎng)絡(luò)指定在器件的某個(gè)位置。盡管有時(shí)序約束，但綜合器也不能保證每次都能達(dá)到要求；而只有當(dāng)邏輯鎖定后，它能保證被鎖定的模塊在下一次綜合不被改變?！　∈鲁鲇幸?，之前加進(jìn)來的一個(gè)spi模塊，一開始是正常的，后來陸續(xù)在設(shè)計(jì)中加了一些模塊，綜合后，居然發(fā)現(xiàn)spi模塊工作不正常，奇怪的是，在我備份的幾個(gè)版本中，有幾個(gè)正常，有幾個(gè)又不正常，而在這個(gè)過程中spi模塊從未被修改過。我想一定是綜合器在搗鬼，后來我在spi正常的版本上查看chip planner中spi的布局信息，然后將其邏輯鎖定，再添加新的模塊進(jìn)來，結(jié)果發(fā)現(xiàn)，spi果然沒有受到影響。
1、打開quartus ii，Tools菜單下Options項(xiàng)，General中EDA Tool Options，指定Modelsim的路徑，比如C:\altera\11.0\modelsim_ae\win32aloem，或者C:\altera\Modelsimse10.0b\win642、設(shè)計(jì)好quartus下的工程后，Processing菜單欄下Start項(xiàng)右側(cè)展開選擇“Start TestBench Templates Writer”，就會(huì)創(chuàng)建一個(gè)testbench的模版。在此基礎(chǔ)上修改你所需要的testbench3、testbench設(shè)計(jì)完后，Assignments菜單下Setting項(xiàng)，左側(cè)欄中找到EDA Tool Settings下的Simulation，在右側(cè)Simulation的設(shè)置框中，選擇Tool name，到“More EDA Netlist Writer Settings”中，選擇“Compile test bench，點(diǎn)擊右側(cè)的“Test Benches”，”New“，把testbench文件的module名填入top level項(xiàng)（11.0下；9.0下三項(xiàng)都要補(bǔ)齊，第三項(xiàng)是例化名）。在下面的“Test bench files”中指定你的testbench，模板文件默認(rèn)是在simulation--modelsim中，后綴是.vt，“Add”進(jìn)來，一路OK。4、仿真時(shí)，“Tools”菜單下“Run EDA Simulation Tool”右側(cè)展開，第一個(gè)為功能仿真，第二個(gè)為時(shí)序仿真。

6，能告訴我什么是testbench嗎

=================================概念=============================== testbench是一種驗(yàn)證的手段。 首先，任何設(shè)計(jì)都是會(huì)有輸入輸出的。但是在軟環(huán)境中沒有激勵(lì)輸入，也不會(huì)對(duì)你設(shè)計(jì)的輸出正確性進(jìn)行評(píng)估。那么此時(shí)便有一種，模擬實(shí)際環(huán)境的輸入激勵(lì)和輸出校驗(yàn)的一種“虛擬平臺(tái)”的產(chǎn)生。在這個(gè)平臺(tái)上你可以對(duì)你的設(shè)計(jì)從軟件層面上進(jìn)行分析和校驗(yàn)，這個(gè)就是testbench的含義。 ===================================================================== ============================初步認(rèn)識(shí)================================= 就初學(xué)而言，testbench更像一個(gè)激勵(lì)的產(chǎn)生器。 舉例：一個(gè)ram，可能有幾個(gè)input和output。分別列在下面。 clk，時(shí)鐘輸入 addr，地址輸入 wen，寫使能 data，數(shù)據(jù)輸入 然后還有一個(gè)dataout的數(shù)據(jù)輸出。 那么你可以寫一個(gè)文件，給clk，addr，wen，data送入你預(yù)想的一些信號(hào)，然后觀察q的輸出，看看ram是否工作正常。那么這個(gè)文件從一定意義上可以叫做"testbench"。 聯(lián)想（幫助理解）：從quartus里面你仿真，你可能對(duì)著那個(gè)畫圖一樣的東西畫上輸入，然后編譯以后看他的輸出。對(duì)吧。那么在modelsim里面，我告訴你，可以不用畫圖了~，你只需要按照一定規(guī)則寫一個(gè).v或者.vhd的文件，這個(gè)文件可以給你的設(shè)計(jì)提供你預(yù)想的輸入。這個(gè)就是testbench的文件。然后在modelsim這個(gè)特定的軟件環(huán)境下，這個(gè)軟件能根據(jù)你的代碼給你的設(shè)計(jì)提供輸入，又可以把你設(shè)計(jì)的輸出在屏幕上顯示出來給你debug。那么這個(gè)時(shí)候，一個(gè)在modelsim上的testbench就完成了。 狹義的總結(jié)一下：FPGA的testbench就是一個(gè).v(verilog)或者.vhd(vhdl)的文件。這個(gè)文件能給你的設(shè)計(jì)提供激勵(lì)，并能在一些專用的軟件中提供良好的debug接口。這個(gè)就是一個(gè)testbench。 ===================================================================== =============================高級(jí)應(yīng)用================================ 關(guān)于testbench的高級(jí)應(yīng)用。 剛才說了初步的testbench。其實(shí)testbench是verification（驗(yàn)證）中的一個(gè)手段。 驗(yàn)證是什么呢？舉例：做魚了，你往里面加了調(diào)料，然后再嘗嘗味道，這個(gè)就是驗(yàn)證的過程。同樣你可以分成幾個(gè)部分，一條魚，好比你的設(shè)計(jì)，然后你給他一定的激勵(lì)，也就是調(diào)料啦。然后你再嘗一嘗，看看魚是不是達(dá)到你想要的味道了。那就是一種驗(yàn)證的手段，如果淡了。那么加點(diǎn)鹽，再嘗嘗，這個(gè)就是反復(fù)驗(yàn)證。 testbench圖解一下比較清楚。 ============================= Testbench============================= | | | | | | ================== | | | 激勵(lì)生成 |====》 | | | 輸出校驗(yàn) | | |預(yù)想輸入 | 設(shè)計(jì) |==》 | | | | | | 設(shè)計(jì) | | =============== ================== 輸出 =================== （字符畫好累人。。不知道效果好么） testbench里面包含了三個(gè)東西： 1、激勵(lì)生成。也就是我們剛才初級(jí)時(shí)候說的所謂的“testbench”。英文么就是simulator，這個(gè)只用來生成輸出，他自己沒有輸入，只是按照一定的規(guī)律去給你的設(shè)計(jì)激勵(lì)，激勵(lì)通過設(shè)計(jì)的輸入端口送到你的設(shè)計(jì)中。其余的事情不管。這里的激勵(lì)，都是預(yù)先設(shè)想好的，比如根據(jù)某個(gè)協(xié)議，或者某種通信方式傳遞。 2、你的設(shè)計(jì)。英文可以叫做DUT：design under testbench或者DUV：design under verification。當(dāng)然咯。這個(gè)是你主要目標(biāo)。 3、輸出校驗(yàn)。校驗(yàn)?zāi)愕妮敵?。英文叫markerboard，他所管的事情就是，接收你設(shè)計(jì)的輸入，然后通過校驗(yàn)，找出對(duì)應(yīng)的問題。然后報(bào)錯(cuò)，或者統(tǒng)計(jì)錯(cuò)誤。等等。通俗的講，你設(shè)計(jì)它就是把你自己解脫出來，讓他來幫你找錯(cuò)誤。他輸出給你的可能就是通過打印啊，通知啊，等等方法了解你設(shè)計(jì)的正確性。 那么你有可能問了，這個(gè)東西用verilog或者VHDL能寫么，modelsim里能用么？的確是可以的，有寫甚至可以用c的代碼通過程序接口來轉(zhuǎn)換到modelsim里面來幫助驗(yàn)證。 ===============================高級(jí)應(yīng)用結(jié)束========================== 最后小說兩句：testbench是一個(gè)平臺(tái)，幫助你從軟件方面驗(yàn)證的。對(duì)于這個(gè)概念不需強(qiáng)求，等你自己的驗(yàn)證寫多了，自然而然就會(huì)了解其中深刻的含義。先開始慢慢的寫一些激勵(lì)，然后再寫寫校驗(yàn)。到時(shí)候你收獲的東西自然而然的能幫助你理解testbench和verification
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