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fpga是什么，asic和fpga之間的區(qū)別各自優(yōu)缺點

來源：整理 時間：2023-08-22 12:19:31 編輯：智能門戶 手機版

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1，asic和fpga之間的區(qū)別各自優(yōu)缺點

FPGA可編程，ASIC不能編程，是做定了的芯片。ASIC投片價格高，單位成本低，速度高，從設(shè)計到使用需要很長時間。FPGA沒有投片費用，單位成本稍高一些，速度不如ASIC高，從設(shè)計好到應(yīng)用上市的周期很短。

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2，ASIC是什么FPGA是什么

ASIC（Application Specific Intergrated Circuits）即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路。目前用CPLD（復(fù)雜可編程邏輯器件）和FPGA（現(xiàn)場可編程邏輯陣列）來進行ASIC設(shè)計是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場可編程特性，都支持邊界掃描技術(shù)，但兩者在集成度、速度以及編程方式上具有各自的特點。ASIC的特點是面向特定用戶的需求，品種多、批量少，要求設(shè)計和生產(chǎn)周期短，它作為集成電路技術(shù)與特定用戶的整機或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點。 FPGA（現(xiàn)場可編程門陣列）是專用集成電路（ASIC）中集成度最高的一種，用戶可對FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實現(xiàn)用戶的邏輯，因而也被用于對CPU的模擬。用戶對FPGA的編程數(shù)據(jù)放在Flash芯片中，通過上電加載到FPGA中，對其進行初始化。也可在線對其編程，實現(xiàn)系統(tǒng)在線重構(gòu)，這一特性可以構(gòu)建一個根據(jù)計算任務(wù)不同而實時定制的CPU，這是當今研究的熱門領(lǐng)域。 電子封裝是集成電路芯片生產(chǎn)完成后不可缺少的 一道工序，是器件到系統(tǒng)的橋梁。所以FPGA是封裝結(jié)構(gòu)的是正確的！！

ASIC是什么FPGA是什么

3，F(xiàn)PGA 圖像處理

你需要了解三個方面的情況。首先是FPGA。FPGA是可編程的硬件平臺，在沒有寫入邏輯電路之前，什么也做不了。你手頭的FPGA，一定是事先有人把一個圖像處理硬件邏輯電路寫在里面了。所以，你需要找到提供FPGA的人，向他索要關(guān)于這個圖像處理器的技術(shù)資料，搞清楚該圖像處理器的基本功能、主要性能及其接口。然后是被處理的圖片、以及處理圖片的要求。.mov格式是視頻文件的一種格式。上述圖像處理器如果能處理mov文件，待處理文件的技術(shù)參數(shù)（如分辨率、碼率）在該處理器的性能范圍之內(nèi)，那么這個處理器應(yīng)該能接收這個視頻文件了。最后是結(jié)果輸出。例如，如果需要輸出該動態(tài)圖像中的某一幀畫面，該處理器就要有相應(yīng)的數(shù)字輸出接口；再如，如果需要輸出該文件的連續(xù)視頻圖像，該處理器就要有相應(yīng)的視頻輸出端口；等等。如果沒有，就要看該處理器的輸出端口是什么，想辦法在后面搭配其他電路或器件。以上回答你滿意么？
dsp是注重數(shù)據(jù)處理。算法很重要。fpga主要是做邏輯電路.現(xiàn)在很多框架都是基于dsp和fpga的組合平臺，dsp作算法，fpga作邏輯時序！fpga一樣可以做dsp（dsp就是數(shù)字信號處理英文縮寫，數(shù)字信號處理與數(shù)字圖像處理沒有太大區(qū)別）,就意味著可以用fpga做硬件設(shè)計來實現(xiàn)dsp芯片的功能，當然，相比較專業(yè)的dsp芯片 成本太高，因此你也沒必要選擇fpga+dsp，就選擇dsp芯片，算法得當就可以了!

FPGA 圖像處理

4，asic是什么東西啊

ASIC(Application Specific Integrated Circuit)是專用集成電路。目前，在集成電路界ASIC被認為是一種為專門目的而設(shè)計的集成電路。是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路。ASIC的特點是面向特定用戶的需求，ASIC在批量生產(chǎn)時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點。ASIC分為全定制和半定制。全定制設(shè)計需要設(shè)計者完成所有電路的設(shè)計，因此需要大量人力物力，靈活性好但開發(fā)效率低下。如果設(shè)計較為理想，全定制能夠比半定制的ASIC芯片運行速度更快。半定制使用庫里的標準邏輯單元(Standard Cell)，設(shè)計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲器、總線等)、存儲器甚至系統(tǒng)級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設(shè)計得較為可靠，設(shè)計者可以較方便地完成系統(tǒng)設(shè)計?，F(xiàn)代ASIC常包含整個32-bit處理器,類似ROM、RAM、EEPROM、Flash的存儲單元和其他模塊. 這樣的ASIC常被稱為SoC(片上系統(tǒng))。FPGA是ASIC的近親，一般通過原理圖、VHDL對數(shù)字系統(tǒng)建模，運用EDA軟件仿真、綜合，生成基于一些標準庫的網(wǎng)絡(luò)表，配置到芯片即可使用。它與ASIC的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。

5，專輯fpga引腳分配FPGA的引腳如何配置

IO standard是根據(jù)你所要輸入的電平來設(shè)置，Group是根據(jù)所分配的信號端口自動確定，而每個引腳的IO Bank本身已經(jīng)確定！ 一一回答，從簡單到復(fù)雜。 首先說IO standard：這個是用于支持對應(yīng)不同的電平標準。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那么此時整個bank上輸出3.3V的TTL電平。設(shè)置這個第一是為了和current strength一起計算功率。第二個是用于在IO口上加載正確的上拉/下拉電阻。只要你設(shè)置完成，Quartus會按照你的電平標準自動布線。 第二是IO Bank：你在quartus pin planner 的top view下右鍵然后點擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以后。IO Bank會自動填充完畢的。 第三是Group：Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值，那么。。這里的Group會自動填充為cnt 。 第四是Reserved：這個是對管腳內(nèi)部的IO邏輯進行約束的，你在下面可以看到一些值。介紹幾個吧。bidrectional：雙向，tri-state:三態(tài)等等。這個約束的是FPGA在IO端的輸入輸出區(qū)域的邏輯。比如你選擇tri-state。那么這個時候，在你IO口前部的IO區(qū)，quartus會自動給你生成一個三態(tài)門。 第五個是Vref Group：這個Group是bank內(nèi)部的細分區(qū)域，因為一個bank可能多達60個腳。為了快速定位，你可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。 你的理解是正確的，另外，跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對于跨IO bank的延遲對于FPGA而言沒有多少延遲。 管腳分配呢，你可以看一下quartus里面pin planner內(nèi)部那張 top view對于每個管腳的說明。大多數(shù)管腳是可以當做普通IO使用的。只是有些特殊要求的時候。只可以使用對應(yīng)的IO，比如差分輸入，高時鐘輸入等等。這個是要參照對應(yīng)器件的IO 手冊來決定的。而且對應(yīng)的設(shè)計大多數(shù)的器件生產(chǎn)商都會給出參考設(shè)計。里面包括了IO的設(shè)計，pcb的設(shè)計以及內(nèi)部程序端口的約束。所以具體問題具體分析。

6，quartus II 是做什么用的啊請具體一些

Quartus? II design 是最高級和復(fù)雜的，用于system-on-a-programmable-chip (SOPC)的設(shè)計環(huán)境。 QuartusII design 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計流程。QuartusII design是唯一一個包括以timing closure 和 基于塊的設(shè)計流為基本特征的programmable logic device (PLD)的軟件。 Quartus II 設(shè)計軟件改進了性能、提升了功能性、解決了潛在的設(shè)計延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開發(fā)的統(tǒng)一工作流程。 Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強大的設(shè)計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。 Altera Quartus II （3.0和更高版本）設(shè)計軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計流程的設(shè)計工具。工程師使用同樣的低價位工具對Stratix FPGA進行功能驗證和原型設(shè)計，又可以設(shè)計HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計者現(xiàn)在能夠用Quartus II軟件評估HardCopy Stratix器件的性能和功耗，相應(yīng)地進行最大吞吐量設(shè)計。 Altera的Quartus II可編程邏輯軟件屬于第四代PLD開發(fā)平臺。該平臺支持一 個工作組環(huán)境下的設(shè)計要求，其中包括支持基于Internet的協(xié)作設(shè)計。Quartus平臺與Cadence、ExemplarLogic、MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開發(fā)工具相兼容。改進了軟件的LogicLock模塊設(shè)計功 能，增添 了FastFit編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 支持MAX7000/MAX3000等乘積項器件 2.0版Quartus II設(shè)計軟件現(xiàn)在除了支持Altera的APEX 20KE，APEX 20KC， APEX II，ARM的Excalibur嵌入處理器方 案，Mercury，F(xiàn)LEX10KE和ACEX1K之外，還支持MAX3000A，MAX7000系列乘積項器件。MAX3000A和MAX7000設(shè)計者現(xiàn)在可 以使用QuartusII設(shè)計軟件中才有的所有強大的功能。 軟件體積縮小，運行速度加快 QuartusII2.0安裝軟件為290M,完全安裝為700M,如果定制安裝，不選擇Excalibur嵌入處理器，則安裝所需空間為460M,比QuartusII1.1版本減少一半以上的空間要求，卻能支持ALTERA全部芯片的開發(fā)。 同時軟件的裝載，編譯，仿真速度比1.1版本大 大加快。 LogicLock設(shè)計流程把性能提升15% QuartusII2.0 設(shè)計軟件通過增強層次LogicLock模塊級設(shè)計方式，將性能平均改善15%。 LogicLock設(shè)計流程把整個模塊的放置交由 設(shè)計者控制，如果必要的話，可以采用輔助平面布置。LogicLock設(shè)計流程運行設(shè)計者單獨地優(yōu)化和鎖定每個模塊的性能，在大 型SOPC設(shè)計的構(gòu)建過程中也保持整個系統(tǒng)的性能。2.0版Quartus II設(shè)計軟件把新的LogicLock設(shè)計流程算法集成到未來的Altera器 件中，該算法充分利用了模塊級設(shè)計的優(yōu)勢。 采用快速適配選項縮短編譯時間 QuartusII2.0增加了一個新的快速適配編譯選項，選擇中這個選項，將會比缺省設(shè)置要縮短50%的編譯時間?？焖龠m配功能保留了 最佳性能的設(shè)置，加快了編譯過程。這樣布局適配算法反復(fù)的次數(shù)更少，編譯速度更快，對設(shè)計性能的影響最小。 新的功能減小了系統(tǒng)級驗證 2.0版Quartus II設(shè)計軟件引入了新的功能，加快驗證過程，這通常是SOPC設(shè)計流程中最漫長的階段。在最初的編譯時間中，新的 SignalProbe技術(shù)允許用 戶在保留設(shè)計最初布線，時限和設(shè)計文件的同時把內(nèi)部節(jié)點引到未用的管腳進行分析。SignalProbe技術(shù)完 成了現(xiàn)有SignalTap嵌入邏輯分析的功能。 而且，設(shè)計者能夠使用新版本中提供的HDL測試模板快速地開發(fā)HDL仿真矢量。 2.0版 Quartus II設(shè)計軟件也可以自動地從QuartusII仿真器波形文件中創(chuàng)建完整的HDL測試平臺。 2.0版Quartus II設(shè)計軟件也支持高速I/O設(shè)計，生成專用I/O緩沖信息規(guī)范（IBIS）模型導(dǎo)入到常用的EDA信號集成工具中。IBIS模型 根據(jù)設(shè)計中每個管腳的I/O標準設(shè)置來定制，簡化第三方工具的分析。
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