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1，verilog這個(gè)語句看不懂求解釋
2，誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)
3，用verilog語言實(shí)現(xiàn)
4，什么是verilog語言

1，verilog這個(gè)語句看不懂求解釋

程序在哪里？

verilog這個(gè)語句看不懂求解釋

2，誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)

這是一種硬件語言！聽說挺不錯(cuò)的，但我沒學(xué)過！

誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)

3，用verilog語言實(shí)現(xiàn)

同一個(gè)寄存器變量不能在兩個(gè)always塊內(nèi)賦值?？梢栽僭O(shè)置兩個(gè)寄存器變量，reg1[3:0]，reg2[3:0],這兩個(gè)寄存器分別在這兩個(gè)always塊內(nèi)被賦值，然后再在一個(gè)新的always塊內(nèi)將這兩個(gè)寄存器的值賦給Reg={reg2,reg1};這就好了

樓主，你對(duì)題目的意思理解錯(cuò)了。nand flash是不能用fpga這種半定制器件做的。我明白你的意思，你需要做的是，用verilog實(shí)現(xiàn)一個(gè)nand flash的接口驅(qū)動(dòng)程序，也就是按照nand flash的時(shí)序，來實(shí)現(xiàn)一個(gè)接口，讓其能工作起來。有不明白的，在聯(lián)系哈，謝謝~~~

用verilog語言實(shí)現(xiàn)

4，什么是verilog語言

always 不是循環(huán)語句，always 是一個(gè)進(jìn)程塊。 always@(a or b or c)我們經(jīng)常能看到的always語句如上面那句，當(dāng)括號(hào)里的a,b或c信號(hào)發(fā)生變化的時(shí)候，這個(gè)always模塊就被激活，模塊中的語句才能執(zhí)行。括號(hào)里的信號(hào)稱之為敏感信號(hào)列表。所有的always塊之間是并行的關(guān)系，誰在前誰在后不影響執(zhí)行的順序。for 是一個(gè)循環(huán)語句，但是不可以綜合（編譯）。for通常是用在測(cè)試文件里面?；蛘哂糜趯?duì)ram附初值。比如定義了一個(gè)ram空間 reg [n-1:0] mem [word-1:0];初始化時(shí)可以用for循環(huán)integer i;for(i=0;imem[i]<=0; 這樣就把ram的內(nèi)容全部定義為0了。但是for不能用在電路實(shí)體中。 verilog是硬件描述語言，用來描述硬件的結(jié)構(gòu)和行為，不是軟件，不是c語言，有很大的不同，沒有循環(huán)這種說法?？梢哉fverilog做的程序?qū)嶋H和硬件工程師畫圖是一回事，每個(gè)語句，每個(gè)模塊，表示的是使用了一塊芯片，然后連上線這樣，硬件電路哪兒來的循環(huán)一說，要注意好好區(qū)別。

硬件描述語言的一種，這種語言主要描述芯片和硬件實(shí)現(xiàn)之用。

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語言．Verilog HDL可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。　　Verilog HDL適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述．　　Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路．　　Verilog HDL是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述ASICs和FPGA的設(shè)計(jì)之用。Verilog 的設(shè)計(jì)者想要以 C 編程語言為基礎(chǔ)設(shè)計(jì)一種語言，可以使工程師比較容易學(xué)習(xí)。　　Verilog 是由en:Gateway Design Automation公司于大約1984年開始發(fā)展。Gateway Design Automation公司后來被 Cadence Design Systems于1990年所購并?，F(xiàn)在 Cadence 對(duì)于 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財(cái)產(chǎn)權(quán)。如果您是專用集成電路（ASIC）設(shè)計(jì)人員，則必須首先掌握verilog，因?yàn)樵贗C設(shè)計(jì)領(lǐng)域，90％以上的公司都是采用verilog進(jìn)行IC設(shè)計(jì)。設(shè)計(jì)人員通過計(jì)算機(jī)對(duì)HDL語言進(jìn)行邏輯仿真和邏輯綜合，方便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。