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oddr，我用的FPGA的時鐘源和ODDR2的IP核可以用在cpld中嗎

來源：整理時間：2023-08-18 18:10:52 編輯：智能門戶手機版

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1，我用的FPGA的時鐘源和ODDR2的IP核可以用在cpld中嗎
2，從oddr輸出的同步時鐘和數(shù)據(jù)需要約束嗎
3，熔接機接的時候看看是好的用ODDr測出來衰耗大什么原因
4，誰用過xilinx的 ODDR2
5，ODDR是什么設(shè)備
6，如何正確使用fpga的時鐘資源

1，我用的FPGA的時鐘源和ODDR2的IP核可以用在cpld中嗎

時鐘從專用引腳進FPGA，有專門的走線直接進GCLK驅(qū)動，如果不走專用引腳進，也可以進，但是要經(jīng)過其他走線資源，增加延時。一般建議走專用引腳，這樣延時小，而且延時固定，這個在高速系統(tǒng)里很重要。

ip核都是有器件類型的限制的，一般不可以。再看看別人怎么說的。

我用的FPGA的時鐘源和ODDR2的IP核可以用在cpld中嗎

2，從oddr輸出的同步時鐘和數(shù)據(jù)需要約束嗎

特權(quán)同學(xué)的《SDRAM時鐘相移估算》針對SDRAM的相移設(shè)置做了一些介紹，也列舉了一個活生生的例子進行講解。很多朋友在實際應(yīng)用中即便對SDRAM的時序模型熟悉了，當(dāng)可能仍然不知道在TimeQuest這個工具上如何進行時序約束和分析

我也不確定，還是看看專業(yè)人士怎么說。

從oddr輸出的同步時鐘和數(shù)據(jù)需要約束嗎

3，熔接機接的時候看看是好的用ODDr測出來衰耗大什么原因

這個問題實話說挺復(fù)雜的，原因可能是以下幾個中的一個：一是現(xiàn)在有些貼牌的、國產(chǎn)的熔接機熔接損耗就是大，這個是沒法弄的，只能以后選擇更好一點的機器來解決；二是熔接機電極可能很久沒更換了，或者放電電流不合適，解決辦法就是換對電極、做個放電校正試試；三是機器主板或者高壓包再或者某些其他部位有問題，這個得找專業(yè)的人來維修；四是切割刀也是影響熔接損耗大小的一個因素，看看是不是切刀切的不好，調(diào)調(diào)刀。當(dāng)然了還有其他的可能性，但上面這幾種可能性大一點。

期待看到有用的回答！

熔接機接的時候看看是好的用ODDr測出來衰耗大什么原因

4，誰用過xilinx的 ODDR2

fpga的設(shè)計中，時鐘系統(tǒng)的設(shè)計極其重要，通常時鐘信號會使用bufg網(wǎng)絡(luò)減少傳輸延遲，提高系統(tǒng)性能并增強系統(tǒng)的穩(wěn)定性。在實際使用中，經(jīng)常會遇到需要將某個bufg上的時鐘信號通過fpga的普通io輸出。如果直接從bufg上連接到obuf上，在編譯器map的...

你用的什么型號的FPGA，每個大家族型號的FPGA的ODDR用法不盡然一致?？梢缘焦倬W(wǎng)下載 user guide 關(guān)于 IO 的那一篇，然后找到介紹即可。主要參數(shù)為時鐘選擇 C0 C1 NONE 。

5，ODDR是什么設(shè)備

通過oddr把兩路單端的數(shù)據(jù)合并到一路上輸出上下沿同時輸出數(shù)據(jù) 上沿輸出a路下沿輸出b路如果兩路輸入信號一路恒定為1，一路恒定為0，那么輸出的信號實際上就是輸入的時鐘信號

你好！ODDR是什么設(shè)備？--光纖檢測設(shè)備(ODDR) ODDR-光纜測試儀，ODDR光纖測試,可測出光纖線路問題及光纖在哪里斷了使用實例：光纖連接不正常故障原因：光纖有抽芯解決辦法：用光纖檢測設(shè)備（ODDR）檢測光纖壞掉之處，重新熔接光纖。打字不易，采納哦！

光纖測試儀

6，如何正確使用fpga的時鐘資源

鎖相環(huán)(PLL)和混合模式時鐘管理器(MMCM)處理的工作有許多是相同的，比如頻率綜合、內(nèi)外部時鐘抖動濾波、時鐘去歪斜等。這兩種資源也可用于鏡像、發(fā)送或再緩沖時鐘信號。在深思設(shè)計實現(xiàn)細(xì)節(jié)時，把這些通常用法記在心里，有助于理清時鐘選擇的思路。對于長期產(chǎn)品發(fā)展規(guī)劃而言，在制定合適的時鐘策略時，應(yīng)考慮各個器件系列之間的兼容性。下面讓我們深入了解一下這些時鐘資源。您可以使用DCM將時鐘源的輸入時鐘信號相乘，生成高頻率時鐘信號。與此類似，可以將來自高頻率時鐘源的輸入時鐘信號相除，生成低頻率時鐘信號。數(shù)字時鐘管理器顧名思義，數(shù)字時鐘管理器(DCM)是一種用于管理時鐘架構(gòu)并有助于時鐘信號成形和操控的模塊。DCM內(nèi)含一個延遲鎖相環(huán)(DLL)，可根據(jù)輸入時鐘信號，去除DCM輸出時鐘信號的歪斜，從而避免時鐘分配延遲。DLL 內(nèi)含一個延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時鐘延遲所得。延遲時間取決于延遲元件在延遲鏈路中的位置。這種延遲體現(xiàn)為針對原始時鐘的相位改變或相移，這就是所謂的“數(shù)字相移”。圖1所示的即為Virtex-4器件中的典型DCM模塊。根據(jù)Virtex-4FPGA用戶指南(UG070，2.6 版本)的介紹，Virtex-4中有三種不同的DCM原語。一般來說，DLL與PLL類似。但與PLL不同的是DLL不含壓控振蕩器(VCO)。PLL會一直存儲相位和頻率信息，而DLL只存儲相位信息。因此，DLL略比PLL穩(wěn)定。DLL和PLL這兩種類型都可以使用模擬和數(shù)字技術(shù)設(shè)計，或者混合兩種技術(shù)設(shè)計。但賽靈思器件中的DCM采用全數(shù)字化設(shè)計。由于DCM可以在時鐘路徑上引入延遲，比如您就可使用DCM可以精確地為DRAM生成行和列訪問選通信號的時序。與此類似，數(shù)據(jù)總線上的各個數(shù)據(jù)位可以在不同的時間到達。為了正確對數(shù)據(jù)位采樣，接收端的時鐘信號必須適當(dāng)?shù)嘏c所有數(shù)據(jù)位的到達保持同步。如果接收器使用發(fā)射時鐘，可能會要求延遲從發(fā)送端到接收端的時鐘信號。有時設(shè)計可能需要一個更高的時鐘頻率來運行FPGA上的邏輯。但是，只有低頻率輸出的時鐘源可以用。此時可以使用DCM將時鐘源的輸入時鐘信號相乘，生成高頻率時鐘信號。與此類似，可以將來自高頻率時鐘源的輸入時鐘信號相除，生成低頻率時鐘信號。這種技術(shù)稱為“數(shù)字頻率綜合”。設(shè)計人員使用擴頻時鐘并通過調(diào)制時鐘信號來降低時鐘信號的峰值電磁輻射。未經(jīng)調(diào)制的時鐘信號的峰值會產(chǎn)生高電磁輻射。但經(jīng)調(diào)制后，電磁輻射被擴展到一系列時鐘頻率上，從而降低了所有頻點的輻射。一般來說，如果需要滿足一定的最大電磁輻射要求和在FPGA上執(zhí)行高速處理的時候(比如說通信系統(tǒng)中接收器使用的解串器)，就需要使用擴頻時鐘。因此，F(xiàn)PGA中的DCM將乘以輸入擴頻時鐘信號，在內(nèi)部生成高頻時鐘信號。 DCM的輸出必須準(zhǔn)確地跟隨擴頻時鐘，以保持相位和頻率對齊并更新去歪斜和相移。DCM相位和頻率對齊的惡化會降低接收器的歪斜裕量。建立時鐘的鏡像需要將時鐘信號送出FPGA器件，然后又將它接收回來?？梢允褂眠@種方法為多種器件的板級時鐘信號去歪斜。DCM能夠把時鐘信號從FPGA發(fā)送到另一個器件。這是因為FPGA的輸入時鐘信號不能直接路由到輸出引腳，沒有這樣的路由路徑可用。如果僅需要發(fā)送時鐘信號，那么使用DCM將時鐘信號發(fā)送到輸出引腳，可以確保信號的保真度。另外也可選擇在時鐘信號發(fā)送之前，將DCM輸出連接到ODDR觸發(fā)器。當(dāng)然也可以選擇不使用DCM，僅使用ODDR 來發(fā)送時鐘信號。往往時鐘驅(qū)動器需要將時鐘信號驅(qū)動到設(shè)計的多個組件。這會增大時鐘驅(qū)動器的負(fù)荷，導(dǎo)致出現(xiàn)時鐘歪斜及其它問題。在這種情況下，需要采用時鐘緩沖來平衡負(fù)載。時鐘可以連接到FPGA上的一系列邏輯塊上。為確保時鐘信號在遠(yuǎn)離時鐘源的寄存器上有合適的上升和下降時間(從而將輸入輸出時延控制在允許的范圍內(nèi))，需要在時鐘驅(qū)動器和負(fù)載之間插入時鐘緩沖器。DCM可用作時鐘輸入引腳和邏輯塊之間的時鐘緩沖器。最后，還可以使用DCM將輸入時鐘信號轉(zhuǎn)換為差分I/O標(biāo)準(zhǔn)信號。例如，DCM可以將輸入的LVTTL時鐘信號轉(zhuǎn)換為LVDS時鐘信號發(fā)送出去。

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