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oddr，我用的FPGA的時(shí)鐘源和ODDR2的IP核可以用在cpld中嗎

來(lái)源：整理時(shí)間：2023-08-18 18:10:52 編輯：智能門戶手機(jī)版

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1，我用的FPGA的時(shí)鐘源和ODDR2的IP核可以用在cpld中嗎
2，從oddr輸出的同步時(shí)鐘和數(shù)據(jù)需要約束嗎
3，熔接機(jī)接的時(shí)候看看是好的用ODDr測(cè)出來(lái)衰耗大什么原因
4，誰(shuí)用過(guò)xilinx的 ODDR2
5，ODDR是什么設(shè)備
6，如何正確使用fpga的時(shí)鐘資源

1，我用的FPGA的時(shí)鐘源和ODDR2的IP核可以用在cpld中嗎

時(shí)鐘從專用引腳進(jìn)FPGA，有專門的走線直接進(jìn)GCLK驅(qū)動(dòng)，如果不走專用引腳進(jìn)，也可以進(jìn)，但是要經(jīng)過(guò)其他走線資源，增加延時(shí)。一般建議走專用引腳，這樣延時(shí)小，而且延時(shí)固定，這個(gè)在高速系統(tǒng)里很重要。

ip核都是有器件類型的限制的，一般不可以。再看看別人怎么說(shuō)的。

我用的FPGA的時(shí)鐘源和ODDR2的IP核可以用在cpld中嗎

2，從oddr輸出的同步時(shí)鐘和數(shù)據(jù)需要約束嗎

特權(quán)同學(xué)的《SDRAM時(shí)鐘相移估算》針對(duì)SDRAM的相移設(shè)置做了一些介紹，也列舉了一個(gè)活生生的例子進(jìn)行講解。很多朋友在實(shí)際應(yīng)用中即便對(duì)SDRAM的時(shí)序模型熟悉了，當(dāng)可能仍然不知道在TimeQuest這個(gè)工具上如何進(jìn)行時(shí)序約束和分析

我也不確定，還是看看專業(yè)人士怎么說(shuō)。

從oddr輸出的同步時(shí)鐘和數(shù)據(jù)需要約束嗎

3，熔接機(jī)接的時(shí)候看看是好的用ODDr測(cè)出來(lái)衰耗大什么原因

這個(gè)問(wèn)題實(shí)話說(shuō)挺復(fù)雜的，原因可能是以下幾個(gè)中的一個(gè)：一是現(xiàn)在有些貼牌的、國(guó)產(chǎn)的熔接機(jī)熔接損耗就是大，這個(gè)是沒(méi)法弄的，只能以后選擇更好一點(diǎn)的機(jī)器來(lái)解決；二是熔接機(jī)電極可能很久沒(méi)更換了，或者放電電流不合適，解決辦法就是換對(duì)電極、做個(gè)放電校正試試；三是機(jī)器主板或者高壓包再或者某些其他部位有問(wèn)題，這個(gè)得找專業(yè)的人來(lái)維修；四是切割刀也是影響熔接損耗大小的一個(gè)因素，看看是不是切刀切的不好，調(diào)調(diào)刀。當(dāng)然了還有其他的可能性，但上面這幾種可能性大一點(diǎn)。

期待看到有用的回答！

熔接機(jī)接的時(shí)候看看是好的用ODDr測(cè)出來(lái)衰耗大什么原因

4，誰(shuí)用過(guò)xilinx的 ODDR2

fpga的設(shè)計(jì)中，時(shí)鐘系統(tǒng)的設(shè)計(jì)極其重要，通常時(shí)鐘信號(hào)會(huì)使用bufg網(wǎng)絡(luò)減少傳輸延遲，提高系統(tǒng)性能并增強(qiáng)系統(tǒng)的穩(wěn)定性。在實(shí)際使用中，經(jīng)常會(huì)遇到需要將某個(gè)bufg上的時(shí)鐘信號(hào)通過(guò)fpga的普通io輸出。如果直接從bufg上連接到obuf上，在編譯器map的...

你用的什么型號(hào)的FPGA，每個(gè)大家族型號(hào)的FPGA的ODDR用法不盡然一致?？梢缘焦倬W(wǎng)下載 user guide 關(guān)于 IO 的那一篇，然后找到介紹即可。主要參數(shù)為時(shí)鐘選擇 C0 C1 NONE 。

5，ODDR是什么設(shè)備

通過(guò)oddr把兩路單端的數(shù)據(jù)合并到一路上輸出上下沿同時(shí)輸出數(shù)據(jù) 上沿輸出a路下沿輸出b路如果兩路輸入信號(hào)一路恒定為1，一路恒定為0，那么輸出的信號(hào)實(shí)際上就是輸入的時(shí)鐘信號(hào)

你好！ODDR是什么設(shè)備？--光纖檢測(cè)設(shè)備(ODDR) ODDR-光纜測(cè)試儀，ODDR光纖測(cè)試,可測(cè)出光纖線路問(wèn)題及光纖在哪里斷了使用實(shí)例：光纖連接不正常故障原因：光纖有抽芯解決辦法：用光纖檢測(cè)設(shè)備（ODDR）檢測(cè)光纖壞掉之處，重新熔接光纖。打字不易，采納哦！

光纖測(cè)試儀

6，如何正確使用fpga的時(shí)鐘資源

鎖相環(huán)(PLL)和混合模式時(shí)鐘管理器(MMCM)處理的工作有許多是相同的，比如頻率綜合、內(nèi)外部時(shí)鐘抖動(dòng)濾波、時(shí)鐘去歪斜等。這兩種資源也可用于鏡像、發(fā)送或再緩沖時(shí)鐘信號(hào)。在深思設(shè)計(jì)實(shí)現(xiàn)細(xì)節(jié)時(shí)，把這些通常用法記在心里，有助于理清時(shí)鐘選擇的思路。對(duì)于長(zhǎng)期產(chǎn)品發(fā)展規(guī)劃而言，在制定合適的時(shí)鐘策略時(shí)，應(yīng)考慮各個(gè)器件系列之間的兼容性。下面讓我們深入了解一下這些時(shí)鐘資源。您可以使用DCM將時(shí)鐘源的輸入時(shí)鐘信號(hào)相乘，生成高頻率時(shí)鐘信號(hào)。與此類似，可以將來(lái)自高頻率時(shí)鐘源的輸入時(shí)鐘信號(hào)相除，生成低頻率時(shí)鐘信號(hào)。數(shù)字時(shí)鐘管理器顧名思義，數(shù)字時(shí)鐘管理器(DCM)是一種用于管理時(shí)鐘架構(gòu)并有助于時(shí)鐘信號(hào)成形和操控的模塊。DCM內(nèi)含一個(gè)延遲鎖相環(huán)(DLL)，可根據(jù)輸入時(shí)鐘信號(hào)，去除DCM輸出時(shí)鐘信號(hào)的歪斜，從而避免時(shí)鐘分配延遲。DLL 內(nèi)含一個(gè)延遲元件和控制邏輯鏈路。延遲元件的輸出是輸入時(shí)鐘延遲所得。延遲時(shí)間取決于延遲元件在延遲鏈路中的位置。這種延遲體現(xiàn)為針對(duì)原始時(shí)鐘的相位改變或相移，這就是所謂的“數(shù)字相移”。圖1所示的即為Virtex-4器件中的典型DCM模塊。根據(jù)Virtex-4FPGA用戶指南(UG070，2.6 版本)的介紹，Virtex-4中有三種不同的DCM原語(yǔ)。一般來(lái)說(shuō)，DLL與PLL類似。但與PLL不同的是DLL不含壓控振蕩器(VCO)。PLL會(huì)一直存儲(chǔ)相位和頻率信息，而DLL只存儲(chǔ)相位信息。因此，DLL略比PLL穩(wěn)定。DLL和PLL這兩種類型都可以使用模擬和數(shù)字技術(shù)設(shè)計(jì)，或者混合兩種技術(shù)設(shè)計(jì)。但賽靈思器件中的DCM采用全數(shù)字化設(shè)計(jì)。由于DCM可以在時(shí)鐘路徑上引入延遲，比如您就可使用DCM可以精確地為DRAM生成行和列訪問(wèn)選通信號(hào)的時(shí)序。與此類似，數(shù)據(jù)總線上的各個(gè)數(shù)據(jù)位可以在不同的時(shí)間到達(dá)。為了正確對(duì)數(shù)據(jù)位采樣，接收端的時(shí)鐘信號(hào)必須適當(dāng)?shù)嘏c所有數(shù)據(jù)位的到達(dá)保持同步。如果接收器使用發(fā)射時(shí)鐘，可能會(huì)要求延遲從發(fā)送端到接收端的時(shí)鐘信號(hào)。有時(shí)設(shè)計(jì)可能需要一個(gè)更高的時(shí)鐘頻率來(lái)運(yùn)行FPGA上的邏輯。但是，只有低頻率輸出的時(shí)鐘源可以用。此時(shí)可以使用DCM將時(shí)鐘源的輸入時(shí)鐘信號(hào)相乘，生成高頻率時(shí)鐘信號(hào)。與此類似，可以將來(lái)自高頻率時(shí)鐘源的輸入時(shí)鐘信號(hào)相除，生成低頻率時(shí)鐘信號(hào)。這種技術(shù)稱為“數(shù)字頻率綜合”。設(shè)計(jì)人員使用擴(kuò)頻時(shí)鐘并通過(guò)調(diào)制時(shí)鐘信號(hào)來(lái)降低時(shí)鐘信號(hào)的峰值電磁輻射。未經(jīng)調(diào)制的時(shí)鐘信號(hào)的峰值會(huì)產(chǎn)生高電磁輻射。但經(jīng)調(diào)制后，電磁輻射被擴(kuò)展到一系列時(shí)鐘頻率上，從而降低了所有頻點(diǎn)的輻射。一般來(lái)說(shuō)，如果需要滿足一定的最大電磁輻射要求和在FPGA上執(zhí)行高速處理的時(shí)候(比如說(shuō)通信系統(tǒng)中接收器使用的解串器)，就需要使用擴(kuò)頻時(shí)鐘。因此，F(xiàn)PGA中的DCM將乘以輸入擴(kuò)頻時(shí)鐘信號(hào)，在內(nèi)部生成高頻時(shí)鐘信號(hào)。 DCM的輸出必須準(zhǔn)確地跟隨擴(kuò)頻時(shí)鐘，以保持相位和頻率對(duì)齊并更新去歪斜和相移。DCM相位和頻率對(duì)齊的惡化會(huì)降低接收器的歪斜裕量。建立時(shí)鐘的鏡像需要將時(shí)鐘信號(hào)送出FPGA器件，然后又將它接收回來(lái)?？梢允褂眠@種方法為多種器件的板級(jí)時(shí)鐘信號(hào)去歪斜。DCM能夠把時(shí)鐘信號(hào)從FPGA發(fā)送到另一個(gè)器件。這是因?yàn)镕PGA的輸入時(shí)鐘信號(hào)不能直接路由到輸出引腳，沒(méi)有這樣的路由路徑可用。如果僅需要發(fā)送時(shí)鐘信號(hào)，那么使用DCM將時(shí)鐘信號(hào)發(fā)送到輸出引腳，可以確保信號(hào)的保真度。另外也可選擇在時(shí)鐘信號(hào)發(fā)送之前，將DCM輸出連接到ODDR觸發(fā)器。當(dāng)然也可以選擇不使用DCM，僅使用ODDR 來(lái)發(fā)送時(shí)鐘信號(hào)。往往時(shí)鐘驅(qū)動(dòng)器需要將時(shí)鐘信號(hào)驅(qū)動(dòng)到設(shè)計(jì)的多個(gè)組件。這會(huì)增大時(shí)鐘驅(qū)動(dòng)器的負(fù)荷，導(dǎo)致出現(xiàn)時(shí)鐘歪斜及其它問(wèn)題。在這種情況下，需要采用時(shí)鐘緩沖來(lái)平衡負(fù)載。時(shí)鐘可以連接到FPGA上的一系列邏輯塊上。為確保時(shí)鐘信號(hào)在遠(yuǎn)離時(shí)鐘源的寄存器上有合適的上升和下降時(shí)間(從而將輸入輸出時(shí)延控制在允許的范圍內(nèi))，需要在時(shí)鐘驅(qū)動(dòng)器和負(fù)載之間插入時(shí)鐘緩沖器。DCM可用作時(shí)鐘輸入引腳和邏輯塊之間的時(shí)鐘緩沖器。最后，還可以使用DCM將輸入時(shí)鐘信號(hào)轉(zhuǎn)換為差分I/O標(biāo)準(zhǔn)信號(hào)。例如，DCM可以將輸入的LVTTL時(shí)鐘信號(hào)轉(zhuǎn)換為L(zhǎng)VDS時(shí)鐘信號(hào)發(fā)送出去。

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