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邊沿觸發(fā)器,邊沿觸發(fā)器中一詞邊沿是什么意思

來源:整理 時間:2023-08-21 07:48:18 編輯:智能門戶 手機(jī)版

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1,邊沿觸發(fā)器中一詞邊沿是什么意思

輸出狀態(tài)的變化發(fā)生在CP時鐘信號的邊沿,而且僅僅取決于時鐘信號CP的邊沿到達(dá)時輸入信號的叫邊沿觸發(fā)器

邊沿觸發(fā)器中一詞邊沿是什么意思

2,邊沿觸發(fā)器的構(gòu)成如圖431 a b所示其輸入波形如c 設(shè)觸發(fā)器的初態(tài)

就是RS觸發(fā)器+D邊沿觸發(fā)器,D要看是上升沿有效還是下降沿有效; A為低電平是置位;D即為輸出狀態(tài)(對應(yīng)邊沿); 假定D為上升沿有效:首先是A置位Q(n+1)為1,維持到第三個上升沿,D為0翻轉(zhuǎn)為0,再到第四個CP上升沿前一點點,A先為0重置為1,很快上升沿到來又被D置為0...

邊沿觸發(fā)器的構(gòu)成如圖431 a b所示其輸入波形如c 設(shè)觸發(fā)器的初態(tài)

3,怎樣在電路設(shè)計中構(gòu)造邊沿SR觸發(fā)器

為啥用sr呢,jk觸發(fā)器好找啊不過我還是給你找到了看到上面的圖示,其實分析起來也還是比較簡單的。當(dāng)CLK=0時,左邊中間兩個與非門的輸出為1,當(dāng)R和S為一高一低的時候,CLK的上升沿將把R、S鎖存到左邊中間兩個與非門的輸出上。這個時候只要CLK保持為高電平,改變R或者S將不影響左邊中間與非門的輸出。所以中間兩個與非門丟份兒輸出只與CLK的上升沿的一瞬間有關(guān)系,與其它時刻沒關(guān)系。而此時中間兩個與非門打的輸出將驅(qū)動右邊的與非門進(jìn)行輸出,得到最后的結(jié)果。如果RS都是高電平,那么左邊中間兩個與非門的輸出在上升沿之后也將保持為高電平,對應(yīng)右邊的RS觸發(fā)器為保持不變。如果RS都為0,當(dāng)上升沿來臨之后,那么你會發(fā)現(xiàn)左邊中間兩個與非門的輸出應(yīng)該為0,但是都為0的時候?qū)⒒ハ喟褜Ψ街脼?,這個就存在競爭冒險的問題了。所以RS不能同時為0。

怎樣在電路設(shè)計中構(gòu)造邊沿SR觸發(fā)器

4,為什么要設(shè)計邊沿觸發(fā)的觸發(fā)器呢

觸發(fā)器分為電平觸發(fā)和邊沿觸發(fā)兩類。電平觸發(fā)的觸發(fā)器原理較簡單,學(xué)習(xí)觸發(fā)器時,一般先學(xué)習(xí)電平觸發(fā)。電平觸發(fā)的觸發(fā)器主要是基本RS觸發(fā)器基本RS觸發(fā)器由電平觸發(fā),并且有一個重要的約束條件:/SD和/RD不能同時為零。即:/SD+/RD=1。許多時候,我們希望觸發(fā)器只有在時鐘來臨時,輸出狀態(tài)改變,其它時候,觸發(fā)器維持,因為這樣做可以讓多個電路單元的狀態(tài)同時得以改變,這個時鐘,我們稱為同步時鐘。同步RS觸發(fā)器與基本RS觸發(fā)器的不同之處在于,只有時鐘CP=1的時候,輸出狀態(tài)才能被改變。但是,同步觸發(fā)器也具有一個約束條件,就是當(dāng)CP=1時,S和R不能同時為1。此外,同步RS觸發(fā)器還有一個不足之處在于:當(dāng)CP=1時,S和R若多次改變,每次改變都會影響輸出。這種現(xiàn)象,稱為空翻現(xiàn)象。主從觸發(fā)器的輸出改變僅僅取決于CP的下降沿時刻。有效的解決了空翻問題。但是,主從RS觸發(fā)器仍然存在約束條件:R、S不能同時為1。若將主從RS觸發(fā)器的兩個輸出分別反饋至輸入,即可解除這個約束。這就是JK觸發(fā)器。實際應(yīng)用的觸發(fā)器,大多是在JK觸發(fā)器基礎(chǔ)上作出簡單的變更得到的。

5,脈沖觸發(fā)器與邊沿觸發(fā)器區(qū)別

1、含義不同。脈沖觸發(fā)器:指電子技術(shù)中經(jīng)常運(yùn)用的一種象脈搏似的短暫起伏的電沖擊(電壓或電流)。邊沿觸發(fā)器:指的是接收時鐘脈沖CP 的某一約定跳變(正跳變或負(fù)跳變)來到時的輸入數(shù)據(jù)。2、特征不同。脈沖觸發(fā)器:主要特性有波形、幅度、寬度和重復(fù)頻率。脈沖是相對于連續(xù)信號在整個信號周期內(nèi)短時間發(fā)生的信號,大部分信號周期內(nèi)沒有信號。邊沿觸發(fā)器:在CP=l 及CP=0 期間以及CP非約定跳變到來時,觸發(fā)器不接收數(shù)據(jù)的觸發(fā)器。3、作用不同。脈沖觸發(fā)器:E=1期間來到的數(shù)據(jù)會立刻被接收。邊沿觸發(fā)器:在CP=1期間來到的數(shù)據(jù),必須“延遲”到該CP=1 過后的下一個CP邊沿來到時才被接收。參考資料來源:百度百科-邊沿觸發(fā)器參考資料來源:百度百科-啟動脈沖
您可能說的是鐘控觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器的區(qū)別吧。 三種其實都是由脈沖CP觸發(fā)的,但區(qū)別是邊沿觸發(fā)器只是在脈沖的上升沿或下降沿時刻改變觸發(fā)器的狀態(tài),脈沖為1期間并不改變狀態(tài)。而鐘控觸發(fā)器CP=1期間可能存在空翻現(xiàn)象,而主從觸發(fā)器的主觸發(fā)器則CP=1期間可能存在一次翻轉(zhuǎn)現(xiàn)象,因此他們都易受干擾。而邊沿觸發(fā)器相比之下,抗干擾能力就強(qiáng)了,穩(wěn)定性就好。
脈沖觸發(fā)是按脈沖的數(shù)量來觸發(fā)的,多用于計數(shù)等,大多是通過高低電平的翻轉(zhuǎn)如門電路、單片機(jī)的數(shù)字量輸入等來實現(xiàn)。  邊沿觸發(fā)是通過脈沖上升或下降時的邊沿觸發(fā)的,有上升沿觸發(fā)和下降沿觸發(fā),邊沿觸發(fā)多用于相位定位。通常用微分電容取出邊沿或通過施密特除法器對沿整形來得到。
一個完整的脈沖是由一個上升沿和一個下降沿組成的,一個完整的脈沖信號應(yīng)該從第一個上升沿開始,到下一個上升沿結(jié)束。邊沿觸發(fā)是指由一個上升沿或者是一個下降沿就可以觸發(fā),具體由上升沿觸發(fā)或者是下降沿觸發(fā)得看電路構(gòu)造。而脈沖觸發(fā)則要判斷是否完整的捕捉到了上升沿與下降沿。

6,為什么要設(shè)計邊沿觸發(fā)的觸發(fā)器呢

觸發(fā)器分為電平觸發(fā)和邊沿觸發(fā)兩類。電平觸發(fā)的觸發(fā)器原理較簡單,學(xué)習(xí)觸發(fā)器時,一般先學(xué)習(xí)電平觸發(fā)。電平觸發(fā)的觸發(fā)器主要是基本RS觸發(fā)器基本RS觸發(fā)器由電平觸發(fā),并且有一個重要的約束條件:/SD和/RD不能同時為零。即:/SD+/RD=1。許多時候,我們希望觸發(fā)器只有在時鐘來臨時,輸出狀態(tài)改變,其它時候,觸發(fā)器維持,因為這樣做可以讓多個電路單元的狀態(tài)同時得以改變,這個時鐘,我們稱為同步時鐘。同步RS觸發(fā)器與基本RS觸發(fā)器的不同之處在于,只有時鐘CP=1的時候,輸出狀態(tài)才能被改變。但是,同步觸發(fā)器也具有一個約束條件,就是當(dāng)CP=1時,S和R不能同時為1。此外,同步RS觸發(fā)器還有一個不足之處在于:當(dāng)CP=1時,S和R若多次改變,每次改變都會影響輸出。這種現(xiàn)象,稱為空翻現(xiàn)象。主從觸發(fā)器的輸出改變僅僅取決于CP的下降沿時刻。有效的解決了空翻問題。但是,主從RS觸發(fā)器仍然存在約束條件:R、S不能同時為1。若將主從RS觸發(fā)器的兩個輸出分別反饋至輸入,即可解除這個約束。這就是JK觸發(fā)器。實際應(yīng)用的觸發(fā)器,大多是在JK觸發(fā)器基礎(chǔ)上作出簡單的變更得到的。
邊緣觸發(fā)器的輸出狀態(tài)(qn+1)只取決于時鐘有效時刻的輸入狀態(tài)(↑ 或 ↓)以及原輸出狀態(tài)(qn)。在時鐘有效的瞬間之外,輸入與輸出是隔離的,所以抗干擾能力強(qiáng),是實用的觸發(fā)方式。如 74ls74 雙d觸發(fā)器,是時鐘上升沿(↑)觸發(fā);74ls73 雙jk觸發(fā)器,是時鐘下降沿觸發(fā)(↓)。還有一種特殊的是鎖存器,如 74ls373 八d鎖存器,鎖存信號le(就是時鐘)高電平期間,輸出跟隨輸入變化,le 下降沿數(shù)據(jù)被鎖存。而脈沖觸發(fā)的主從jk觸發(fā)器,不能簡單地以時鐘下降沿時刻的 j、k 狀態(tài)來判斷 qn+1 的狀態(tài),當(dāng) q = 0 時,只能置 1 ,q = 1 時, 只能置 0 ,波形圖表達(dá)的更清楚:如圖,在時鐘高電平期間,j、 k 的狀態(tài)會改變有效時刻的邏輯關(guān)系,本來 j = k = 0 時,q 是保持不變的。 可見脈沖觸發(fā)的主從觸發(fā)器容易受到干擾,不是實用的觸發(fā)器,只是教材上介紹觸發(fā)器的發(fā)展史,或者說觸發(fā)器的原理、結(jié)構(gòu)的一部分內(nèi)容,知道有這么一回事即可。其實不說更好,節(jié)約的課時可以學(xué)習(xí)更多實用的內(nèi)容。
為了防止干擾,為了防止各個邏輯門傳輸時間不同出現(xiàn)的的延遲,產(chǎn)生電路競爭和冒險。設(shè)計邊沿觸發(fā)器后,只有在上升或下降沿產(chǎn)生的時候,輸出才會跳變,其他時候輸出是封鎖的。比如主從J-K觸發(fā)器,在一個脈沖內(nèi),觸發(fā)器只能跳變一次,這就有效的防止了干擾。 CP=1或CP=0的時間 ,應(yīng)大于邏輯門傳輸?shù)牡难舆t時間。不然,還沒等把上一次的結(jié)果輸出,就已封鎖,然后進(jìn)行下一次的準(zhǔn)備輸出了,這樣是不允許的。
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