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什么是fpga，asic和fpga之間的區(qū)別各自優(yōu)缺點

來源：整理時間：2023-08-21 07:40:19 編輯：智能門戶手機版

本文目錄一覽

1，asic和fpga之間的區(qū)別各自優(yōu)缺點
2，F(xiàn)PGA中的GSR是指什么內(nèi)容
3，ASIC是什么FPGA是什么
4，F(xiàn)PGA 圖像處理
5，asic是什么東西啊
6，專輯fpga引腳分配FPGA的引腳如何配置

1，asic和fpga之間的區(qū)別各自優(yōu)缺點

FPGA可編程，ASIC不能編程，是做定了的芯片。ASIC投片價格高，單位成本低，速度高，從設(shè)計到使用需要很長時間。FPGA沒有投片費用，單位成本稍高一些，速度不如ASIC高，從設(shè)計好到應(yīng)用上市的周期很短。

asic和fpga之間的區(qū)別各自優(yōu)缺點

2，F(xiàn)PGA中的GSR是指什么內(nèi)容

英文名稱：Global Set/Reset (GSR)，就是全局復(fù)位，下面是關(guān)于GSR描述 The GSR must be connected to all of the registers that you want the signal to go to in your design. This is different from FPGAs in which using the STARTUP block and connecting to the signal GSR globally sets/resets all flip-flops on the device. The GSR can be connected to either the Set or the Reset port of any registers in the device. 簡單的說，F(xiàn)PGA里所有的寄存器資源都要連接全局復(fù)位，這個復(fù)位信號可以從器件的任意可用管腳輸入。

FPGA中的GSR是指什么內(nèi)容

3，ASIC是什么FPGA是什么

ASIC（Application Specific Intergrated Circuits）即專用集成電路，是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路。目前用CPLD（復(fù)雜可編程邏輯器件）和FPGA（現(xiàn)場可編程邏輯陣列）來進行ASIC設(shè)計是最為流行的方式之一，它們的共性是都具有用戶現(xiàn)場可編程特性，都支持邊界掃描技術(shù)，但兩者在集成度、速度以及編程方式上具有各自的特點。ASIC的特點是面向特定用戶的需求，品種多、批量少，要求設(shè)計和生產(chǎn)周期短，它作為集成電路技術(shù)與特定用戶的整機或系統(tǒng)技術(shù)緊密結(jié)合的產(chǎn)物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點。 FPGA（現(xiàn)場可編程門陣列）是專用集成電路（ASIC）中集成度最高的一種，用戶可對FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實現(xiàn)用戶的邏輯，因而也被用于對CPU的模擬。用戶對FPGA的編程數(shù)據(jù)放在Flash芯片中，通過上電加載到FPGA中，對其進行初始化。也可在線對其編程，實現(xiàn)系統(tǒng)在線重構(gòu)，這一特性可以構(gòu)建一個根據(jù)計算任務(wù)不同而實時定制的CPU，這是當今研究的熱門領(lǐng)域。電子封裝是集成電路芯片生產(chǎn)完成后不可缺少的一道工序，是器件到系統(tǒng)的橋梁。所以FPGA是封裝結(jié)構(gòu)的是正確的?。?/section>

ASIC是什么FPGA是什么

4，F(xiàn)PGA 圖像處理

你需要了解三個方面的情況。首先是FPGA。FPGA是可編程的硬件平臺，在沒有寫入邏輯電路之前，什么也做不了。你手頭的FPGA，一定是事先有人把一個圖像處理硬件邏輯電路寫在里面了。所以，你需要找到提供FPGA的人，向他索要關(guān)于這個圖像處理器的技術(shù)資料，搞清楚該圖像處理器的基本功能、主要性能及其接口。然后是被處理的圖片、以及處理圖片的要求。.mov格式是視頻文件的一種格式。上述圖像處理器如果能處理mov文件，待處理文件的技術(shù)參數(shù)（如分辨率、碼率）在該處理器的性能范圍之內(nèi)，那么這個處理器應(yīng)該能接收這個視頻文件了。最后是結(jié)果輸出。例如，如果需要輸出該動態(tài)圖像中的某一幀畫面，該處理器就要有相應(yīng)的數(shù)字輸出接口；再如，如果需要輸出該文件的連續(xù)視頻圖像，該處理器就要有相應(yīng)的視頻輸出端口；等等。如果沒有，就要看該處理器的輸出端口是什么，想辦法在后面搭配其他電路或器件。以上回答你滿意么？

dsp是注重數(shù)據(jù)處理。算法很重要。fpga主要是做邏輯電路.現(xiàn)在很多框架都是基于dsp和fpga的組合平臺，dsp作算法，fpga作邏輯時序！fpga一樣可以做dsp（dsp就是數(shù)字信號處理英文縮寫，數(shù)字信號處理與數(shù)字圖像處理沒有太大區(qū)別）,就意味著可以用fpga做硬件設(shè)計來實現(xiàn)dsp芯片的功能，當然，相比較專業(yè)的dsp芯片成本太高，因此你也沒必要選擇fpga+dsp，就選擇dsp芯片，算法得當就可以了!

5，asic是什么東西啊

ASIC(Application Specific Integrated Circuit)是專用集成電路。目前，在集成電路界ASIC被認為是一種為專門目的而設(shè)計的集成電路。是指應(yīng)特定用戶要求和特定電子系統(tǒng)的需要而設(shè)計、制造的集成電路。ASIC的特點是面向特定用戶的需求，ASIC在批量生產(chǎn)時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優(yōu)點。ASIC分為全定制和半定制。全定制設(shè)計需要設(shè)計者完成所有電路的設(shè)計，因此需要大量人力物力，靈活性好但開發(fā)效率低下。如果設(shè)計較為理想，全定制能夠比半定制的ASIC芯片運行速度更快。半定制使用庫里的標準邏輯單元(Standard Cell)，設(shè)計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數(shù)據(jù)通路(如ALU、存儲器、總線等)、存儲器甚至系統(tǒng)級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經(jīng)布局完畢，而且設(shè)計得較為可靠，設(shè)計者可以較方便地完成系統(tǒng)設(shè)計?，F(xiàn)代ASIC常包含整個32-bit處理器,類似ROM、RAM、EEPROM、Flash的存儲單元和其他模塊. 這樣的ASIC常被稱為SoC(片上系統(tǒng))。FPGA是ASIC的近親，一般通過原理圖、VHDL對數(shù)字系統(tǒng)建模，運用EDA軟件仿真、綜合，生成基于一些標準庫的網(wǎng)絡(luò)表，配置到芯片即可使用。它與ASIC的區(qū)別是用戶不需要介入芯片的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。

6，專輯fpga引腳分配FPGA的引腳如何配置

IO standard是根據(jù)你所要輸入的電平來設(shè)置，Group是根據(jù)所分配的信號端口自動確定，而每個引腳的IO Bank本身已經(jīng)確定！一一回答，從簡單到復(fù)雜。首先說IO standard：這個是用于支持對應(yīng)不同的電平標準。FPGA IO口的電壓由IO bank上的VCC引入。一個bank上引入3.3V TTL電平，那么此時整個bank上輸出3.3V的TTL電平。設(shè)置這個第一是為了和current strength一起計算功率。第二個是用于在IO口上加載正確的上拉/下拉電阻。只要你設(shè)置完成，Quartus會按照你的電平標準自動布線。第二是IO Bank：你在quartus pin planner 的top view下右鍵然后點擊 show IO banks，這個時候就會看到FPGA的管腳被幾種顏色劃分開了。一種顏色下的IO口代表一組bank。你在吧管腳的location約束完成以后。IO Bank會自動填充完畢的。第三是Group：Group就是你所輸出的信號的名字啦。比如你有一組信號叫cnt。你對cnt的某一根賦值，那么。。這里的Group會自動填充為cnt 。第四是Reserved：這個是對管腳內(nèi)部的IO邏輯進行約束的，你在下面可以看到一些值。介紹幾個吧。bidrectional：雙向，tri-state:三態(tài)等等。這個約束的是FPGA在IO端的輸入輸出區(qū)域的邏輯。比如你選擇tri-state。那么這個時候，在你IO口前部的IO區(qū)，quartus會自動給你生成一個三態(tài)門。第五個是Vref Group：這個Group是bank內(nèi)部的細分區(qū)域，因為一個bank可能多達60個腳。為了快速定位，你可以利用這個vref group來找到某個管腳。（這個是非修改屬性）無法修改。你的理解是正確的，另外，跨越IO bank的信號沒有問題。只是注意跨bank的電平是否一致即可。對于跨IO bank的延遲對于FPGA而言沒有多少延遲。管腳分配呢，你可以看一下quartus里面pin planner內(nèi)部那張 top view對于每個管腳的說明。大多數(shù)管腳是可以當做普通IO使用的。只是有些特殊要求的時候。只可以使用對應(yīng)的IO，比如差分輸入，高時鐘輸入等等。這個是要參照對應(yīng)器件的IO 手冊來決定的。而且對應(yīng)的設(shè)計大多數(shù)的器件生產(chǎn)商都會給出參考設(shè)計。里面包括了IO的設(shè)計，pcb的設(shè)計以及內(nèi)部程序端口的約束。所以具體問題具體分析。