fpga添加時(shí)間順序約束問題去這里下載公文:167頁的解釋如圖:明白了嗎？根據(jù)時(shí)間序列約束的要求...從字面上看，所謂的約束就是加一些杠。說白了，你通過時(shí)序約束，提出你對邏輯合成器的要求，然后合成器根據(jù)要求進(jìn)行布局布線，完成pin定位后約束。

首先，通過DCM的倍頻時(shí)鐘與原時(shí)鐘同相(如果不設(shè)置偏移的話)。然后你想，如果你為一個(gè)輸出時(shí)鐘設(shè)置了時(shí)鐘偏移，你就不能相對于它本身偏移它，對嗎？它必須偏離輸入時(shí)鐘。至于偏移，你確定RX_CLK_IBUFG是140MHZ時(shí)鐘嗎？看來這不是倍增時(shí)鐘輸出的名字。

1虛擬時(shí)鐘是您希望系統(tǒng)運(yùn)行的最高頻率。軟件根據(jù)該時(shí)鐘計(jì)算布局和布線結(jié)果，以查看是否有不滿足設(shè)置和維護(hù)時(shí)間的路徑。如果不給，系統(tǒng)會(huì)按照1MHZ時(shí)鐘計(jì)算時(shí)序約束嗎？那么任何設(shè)計(jì)都不會(huì)有問題。2芯片的內(nèi)部延遲可以認(rèn)為是已知的。一般每個(gè)廠商的軟件都有每個(gè)設(shè)備的詳細(xì)參數(shù)，沒必要設(shè)置。既然已經(jīng)知道了關(guān)系表達(dá)式，那么時(shí)序約束實(shí)際上就是關(guān)系表達(dá)式中Tdata的計(jì)算，即路徑延遲組合的邏輯延遲(周期、建立和保持時(shí)間是固定的，不能改變)。如果不滿意，可以通過改變布線和寄存器位置來減少延遲。如果不滿意，只能改設(shè)計(jì)。

字面意思，所謂約束就是加一些杠。說白了，你通過時(shí)序約束，提出你對邏輯合成器的要求，然后合成器根據(jù)要求進(jìn)行布局布線。FPGA中的延遲主要包括門延遲和路由延遲(傳輸延遲)。FPGA中邏輯資源和路由資源的分布是隨機(jī)的，從一個(gè)寄存器到另一個(gè)寄存器有很多路徑可以選擇，延遲或長或短。因此，有必要告訴邏輯合成器在您的設(shè)計(jì)中某一路徑允許多少延遲，以便合成器可以選擇合適的布線來確保這一延遲。

逐一回答，由簡單到復(fù)雜。首先，IOstandard:這是用來支持不同等級的標(biāo)準(zhǔn)。FPGA的io口電壓由VCC在IObank上引入。一個(gè)3.3VTTL電平引入一個(gè)bank，那么此時(shí)，整個(gè)bank上輸出3.3V的TTL電平。這首先被設(shè)置為用電流強(qiáng)度計(jì)算功率。第二個(gè)用于在IO端口上加載正確的上拉/下拉電阻。

第二個(gè)是IOBank:右鍵單擊quartuspinplanner的頂視圖，然后單擊showIObanks。這時(shí)，你會(huì)看到FPGA的管腳被分成了幾種顏色。一種顏色的IO端口代表一組存儲(chǔ)體。完成pin定位后約束。IOBank會(huì)自動(dòng)填充。第三個(gè)是Group:Group是你輸出的信號的名字。

去這里下載官方文件:167頁的解釋如圖:明白了嗎？即如果添加了expand，則執(zhí)行源時(shí)鐘相關(guān)操作的derive_clocks等宏指令會(huì)在寫入SDC文件之前進(jìn)行預(yù)編譯和擴(kuò)展，而如果沒有勾選，則只寫入SDC文件，不需要提前進(jìn)行預(yù)編譯和擴(kuò)展操作。