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異步fifo，怎么使用異步fifo 進行跨時鐘信號處理

來源：整理 時間：2023-09-03 06:57:51 編輯：智能門戶 手機版

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1，怎么使用異步fifo 進行跨時鐘信號處理

實際上你打？的地方做的是一個打2拍處理這個操作在處理異步問題的時候很常用由于異步fifo的讀端和寫端時鐘不同步，因此需要解決異步時鐘域的問題，會導致亞穩(wěn)態(tài)而將異步信號使用自己的時鐘打2拍再進行使用可以有效避免亞穩(wěn)態(tài)的傳播

怎么使用異步fifo 進行跨時鐘信號處理

2，異步FIFO的國內(nèi)外研究與需求狀況異步FIFO應用在那些領域

異步FIFO主要用于不同時鐘域的轉換，不同速率的數(shù)據(jù)匹配，關于FIFO的經(jīng)典論文可以找Clifford E. Cummings F 和Vijay A. Nebhrajani的論文，可以去http://www.61eda.com/去下載，百度文庫里還有相關翻譯之后的中文版
好像這個問題與有些書上介紹的“fpga存在延遲不可預測的缺陷”這一說法有關。 我在遇到這類問題的時候，采用不修改描述，而是將所選的器件換成cpld（比如max系列）后，仿真就不會出現(xiàn)上述問題了。 但如何在仍然選用fpga的情況下，通過修改描述來避...

異步FIFO的國內(nèi)外研究與需求狀況異步FIFO應用在那些領域

3，同步FIFO和異步FIFO各在什么情況下應用

1.首先要明白這里的同步FIFO和異步FIFO的使用場合。當你的設計中只有一個時鐘信號的時候，所有的寄存器都使用同一個時鐘，他們之間不會產(chǎn)生傳輸速度不匹配的情況；而當你的設計中存在多個時鐘信號，并且需要在這幾個時鐘域之間傳輸數(shù)據(jù)的時候，寄存器會由于時鐘信號的頻率不匹配而產(chǎn)生數(shù)據(jù)丟失等情況，這個時候需要用異步FIFO來進行緩存，保證數(shù)據(jù)能夠正確傳輸，因此一般異步FIFO會包含一個雙端口的RAM，用于數(shù)據(jù)記錄，詳細地可以參考FIFO的相關資料。這里的異步指的是不同頻率/不同相位的時鐘信號。而同步FIFO一般只用來作buffer。大概就是這樣子。2.FIFO是不會實現(xiàn)數(shù)據(jù)位數(shù)的變換的。它只是實現(xiàn)了數(shù)據(jù)能被正確的傳遞。同步就不用說了，異步時，當寫滿和讀空時都有相應的信號告訴發(fā)送和接受模塊，這樣就不會用沖突了3.如果ad送過來的數(shù)據(jù)隨路時鐘能跟fpga內(nèi)部的接口、處理器時鐘同步，那么用同步fifo完成數(shù)據(jù)的緩沖就ok了如果異步，那要用異步fifo來完成時鐘域的過渡。

同步FIFO和異步FIFO各在什么情況下應用

4，同步FIFO和異步FIFO各在什么情況下應用

當你的設計中只有一個時鐘信號的時候，所有的寄存器都使用同一個時鐘，他們之間不會產(chǎn)生傳輸速度不匹配的情況；而當你的設計中存在多個時鐘信號，并且需要在這幾個時鐘域之間傳輸數(shù)據(jù)的時候，寄存器會由于時鐘信號的頻率不匹配而產(chǎn)生數(shù)據(jù)丟失等情況，這個時候需要用異步FIFO來進行緩存，保證數(shù)據(jù)能夠正確傳輸，因此一般異步FIFO會包含一個雙端口的RAM，用于數(shù)據(jù)記錄，詳細地可以參考FIFO的相關資料。這里的異步指的是不同頻率/不同相位的時鐘信號。而同步FIFO一般只用來作buffer。大概就是這樣子。2.FIFO是不會實現(xiàn)數(shù)據(jù)位數(shù)的變換的。它只是實現(xiàn)了數(shù)據(jù)能被正確的傳遞。同步就不用說了，異步時，當寫滿和讀空時都有相應的信號告訴發(fā)送和接受模塊，這樣就不會用沖突了
1.首先要明白這里的同步fifo和異步fifo的使用場合。當你的設計中只有一個時鐘信號的時候，所有的寄存器都使用同一個時鐘，他們之間不會產(chǎn)生傳輸速度不匹配的情況；而當你的設計中存在多個時鐘信號，并且需要在這幾個時鐘域之間傳輸數(shù)據(jù)的時候，寄存器會由于時鐘信號的頻率不匹配而產(chǎn)生數(shù)據(jù)丟失等情況，這個時候需要用異步fifo來進行緩存，保證數(shù)據(jù)能夠正確傳輸，因此一般異步fifo會包含一個雙端口的ram，用于數(shù)據(jù)記錄，詳細地可以參考fifo的相關資料。這里的異步指的是不同頻率/不同相位的時鐘信號。而同步fifo一般只用來作buffer。大概就是這樣子。2.fifo是不會實現(xiàn)數(shù)據(jù)位數(shù)的變換的。它只是實現(xiàn)了數(shù)據(jù)能被正確的傳遞。同步就不用說了，異步時，當寫滿和讀空時都有相應的信號告訴發(fā)送和接受模塊，這樣就不會用沖突了3.如果ad送過來的數(shù)據(jù)隨路時鐘能跟fpga內(nèi)部的接口、處理器時鐘同步，那么用同步fifo完成數(shù)據(jù)的緩沖就ok了如果異步，那要用異步fifo來完成時鐘域的過渡。

5，請高手指教異步fifo的設計方法

1.你說這個設計的空滿信號不能及時釋放，這個就是問題，因為正確的FIFO設計應該是空滿信號能及時標記，以阻止讀信號或者寫信號，防止underrun和overrun的出現(xiàn)。我不是很清楚你說的gray encoded fifo是那種FIFO，最好能有代碼或者功能的spec，這樣的話能說得更清楚些。2.信號過不同時鐘域用2個寄存器是為了防止亞穩(wěn)態(tài)的出現(xiàn)，這個情況感覺主要出現(xiàn)在握手信號等。數(shù)據(jù)線和地址線過不同時間域情況比較少，不過如果需要也應當通過2個寄存器來保證信號的正確性。
1.你說這個設計的空滿信號不能及時釋放，這個就是問題，因為正確的FIFO設計應該是空滿信號能及時標記，以阻止讀信號或者寫信號，防止underrun和overrun的出現(xiàn)。我不是很清楚你說的gray encoded fifo是那種FIFO，最好能有代碼或者功能的spec，這樣的話能說得更清楚些。2.信號過不同時鐘域用2個寄存器是為了防止亞穩(wěn)態(tài)的出現(xiàn)，這個情況感覺主要出現(xiàn)在握手信號等。數(shù)據(jù)線和地址線過不同時間域情況比較少，不過如果需要也應當通過2個寄存器來保證信號的正確性。
我不是高手當我想說幾句我的理解 FIFO是一定有滿空的 首先要了解他的硬件結構，通過指針來判斷他的空滿 其實你因該了解你做的FIFO的SRAM的大小 不然你怎么判斷什么時候是滿或空的標志呢 只有自己心理有數(shù)才能限制好設計，其實有一個簡單的方法就是當讀的指針和寫的指針相等的時候哪個時候就是滿空的時候，現(xiàn)在的FIFO為了不出錯誤都是在滿或空的前幾位就開始判斷為滿空了 你可以借鑒以下
是不是指空的時候讀，滿的時候寫的情況呢？不知道你具體的情況是什么，一般除了空滿信號外，會有將空或者將忙的信號來提示。

6，異步fifo中同步為什么要用兩級觸發(fā)器

異步FIFO通過比較讀寫地址進行滿空判斷，但是讀寫地址屬于不同的時鐘域，所以在比較之前需要先將讀寫地址進行同步處理，將寫地址同步到讀時鐘域再和讀地址比較進行FIFO空狀態(tài)判斷（同步后的寫地址一定是小于或者等于當前的寫地址，所以此時判斷FIFO為空不一定是真空，這樣更保守），將讀地址同步到寫時鐘域再和寫地址比較進行FIFO滿狀態(tài)判斷（同步后的讀地址一定是小于或者等于當前的讀地址，所以此時判斷FIFO為滿不一定是真空，這樣更保守），這樣可以保證FIFO的特性：FIFO空之后不能繼續(xù)讀取，F(xiàn)IFO滿之后不能繼續(xù)寫入?！　〈蠖鄶?shù)情形下，異步FIFO兩端的時鐘不是同頻的，或者讀快寫慢，或者讀慢寫快，這時候進行地址同步的時候，可能會有地址遺漏，以讀慢寫快為例，進行滿標志判斷的時候需要將讀地址同步到寫時鐘域，因為讀慢寫快，所以不會有讀地址遺漏，同步后的讀地址滯后當前讀地址，所以可能滿標志會提前產(chǎn)生。進行空標志判斷的時候需要將寫地址同步到讀地址，因為讀慢寫快，所以當讀時鐘同步寫地址的時候，必然會漏掉一部分寫地址（寫時鐘快，寫地址隨寫時鐘翻轉，直到滿標志出現(xiàn)為止），那到底讀時鐘會同步到哪個寫地址？不必在意是哪一個，我們關注的是漏掉的地址會不會對FIFO的空標志產(chǎn)生影響。比如寫地址從0寫到10，期間讀時鐘域只同步到了2,5,7這三個寫地址，漏掉了其他地址。同步到7地址時，真實的寫地址可能已經(jīng)寫到10地址，相當于“在讀時鐘域還沒來得及覺察的情況下，寫時鐘域可能偷偷寫了數(shù)據(jù)到FIFO去”，這樣在比較讀寫地址的時候不會產(chǎn)生FIFO“空”讀操作。漏掉的地址也沒有對FIFO的邏輯操作產(chǎn)生影響?！　∥覀兛梢詫Ξ惒紽IFO的地址采用binary編碼，這樣并不影響異步FIFO的功能，前提是讀寫地址同步時能夠保持正確。這種情況在功能仿真時完全正確，問題只有到時序仿真時才會遇到。毛刺可以說是異步電路的殺手，一個毛刺被觸發(fā)器采樣后會被放大，然后傳播，導致電路功能出錯。binary編碼的地址總線在跳變時極易產(chǎn)生毛刺，因為binary編碼是多位跳變，在實現(xiàn)電路時不可能做到所有的地址總線等長，address bus skew必然存在，而且寫地址和讀地址分屬不同時鐘域，讀寫時鐘完全異步，這樣地址總線在進行同步過程中出錯不可避免，比如寫地址在從0111到1000轉換時4條地址線同時跳變，這樣讀時鐘在進行寫地址同步后得到的寫地址可能是0000-1111的某個值，這個完全不能確定，所以用這個同步后的寫地址進行FIFO空判斷的時候難免出錯?！　∵@個時候gray碼體現(xiàn)了價值，一次只有一位數(shù)據(jù)發(fā)生變化，這樣在進行地址同步的時候，只有兩種情況：1.地址同步正確；2.地址同步出錯，但是只有1位出錯；第一種正確的情況不需要分析，我們關注第二種，假設寫地址從000->001，讀時鐘域同步出錯，寫地址為000->000，也就是地址沒有跳變，但是用這個錯誤的寫地址去做空判斷不會出錯，最多是讓空標志在FIFO不是真正空的時候產(chǎn)生，而不會出現(xiàn)空讀的情形。所以gray碼保證的是同步后的讀寫地址即使在出錯的情形下依然能夠保證FIFO功能的正確性，當然同步后的讀寫地址出錯總是存在的（因為時鐘異步，采樣點不確定）。這里需要注意gray碼只是在相鄰兩次跳變之間才會出現(xiàn)只有1位數(shù)據(jù)不一致的情形，超過兩個周期則不一定，所有地址總線bus skew一定不能超過一個周期，否則可能出現(xiàn)gray碼多位數(shù)據(jù)跳變的情況，這個時候gray碼就失去了作用，因為這時候同步后的地址已經(jīng)不能保證只有1位跳變了?！　×硗庑枰獙⒌刂房偩€打兩拍，這是為了避免亞穩(wěn)態(tài)傳播，理論上將打兩拍不能消除亞穩(wěn)態(tài)現(xiàn)象，因為時鐘異步，亞穩(wěn)態(tài)不可避免，但是可以極大降低亞穩(wěn)態(tài)傳播的概率，低頻情況下甚至STA不需要分析這里的異步時序，因為寄存器都可以在一拍內(nèi)將亞穩(wěn)態(tài)消除，恢復到正常0/1態(tài)。而在高頻情況下則不一定，尤其在28nm工藝以下，需要檢查兩級觸發(fā)器的延遲，保證延遲低，這樣可以提高Tr，提高系統(tǒng)MTBF。
我是來看評論的
文章TAG：異步怎么使用進行異步fifo進行跨時鐘信號處理

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