hdl語(yǔ)言，硬件描述語(yǔ)言verilog的特點(diǎn)有哪些

來(lái)源：整理時(shí)間：2023-08-29 05:20:11 編輯：智能門戶手機(jī)版

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1，硬件描述語(yǔ)言verilog的特點(diǎn)有哪些
2，關(guān)于學(xué)習(xí)硬件描述語(yǔ)言Verilog
3，誰(shuí)能介紹一下硬件描述語(yǔ)言VHDL
4，根據(jù)ic timing 怎么寫verilog語(yǔ)言
5，HDL硬件描述語(yǔ)言有什么特點(diǎn)
6，VHDL語(yǔ)言是什么東東

1，硬件描述語(yǔ)言verilog的特點(diǎn)有哪些

作為硬件描述語(yǔ)言，Verilog HDL具有如下特點(diǎn)：　　1. 能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、RTL（Register Transfer Level）級(jí)、門級(jí)和開(kāi)關(guān)級(jí)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述；　　2. 能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)可能存在的設(shè)計(jì)錯(cuò)誤，縮短設(shè)計(jì)周期，并保證整個(gè)設(shè)計(jì)過(guò)程的正確性；　　3. 由于代碼描述與具體工藝實(shí)現(xiàn)無(wú)關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如果有C語(yǔ)言的編程經(jīng)驗(yàn)，只需很短的時(shí)間內(nèi)就能學(xué)會(huì)和掌握Verilog HDL，因此，Verilog HDL可以作為學(xué)習(xí)HDL設(shè)計(jì)方法的入門和基礎(chǔ)。

verilog 或者vhdl都是很好找工作的，若是你做ic，前端后端都可以的，華為之類的公司；若是你做普通的研發(fā)，凡是有fpga或者cpld開(kāi)發(fā)的都是可以的，屬于硬件研發(fā)里工資比較牛掰的，好好學(xué)哦。

硬件描述語(yǔ)言verilog的特點(diǎn)有哪些

2，關(guān)于學(xué)習(xí)硬件描述語(yǔ)言Verilog

個(gè)人覺(jué)得，完全沒(méi)必要C基礎(chǔ)，Verilog雖然像C，但是用C的思維去寫，卻是寫不出好的東西的。C是軟件思維(串行)，而Verilog應(yīng)當(dāng)使用數(shù)字邏輯(硬件)的思維(并行)去寫。對(duì)于初學(xué)，我覺(jué)得沒(méi)有C的基礎(chǔ)，反而是一種解放。

作為硬件描述語(yǔ)言，verilog hdl具有如下特點(diǎn)： 1. 能夠在不同的抽象層次上，如系統(tǒng)級(jí)、行為級(jí)、rtl（register transfer level）級(jí)、門級(jí)和開(kāi)關(guān)級(jí)，對(duì)設(shè)計(jì)系統(tǒng)進(jìn)行精確而簡(jiǎn)練的描述； 2. 能夠在每個(gè)抽象層次的描述上對(duì)設(shè)計(jì)進(jìn)行仿真驗(yàn)證，及時(shí)發(fā)現(xiàn)可能存在的設(shè)計(jì)錯(cuò)誤，縮短設(shè)計(jì)周期，并保證整個(gè)設(shè)計(jì)過(guò)程的正確性； 3. 由于代碼描述與具體工藝實(shí)現(xiàn)無(wú)關(guān)，便于設(shè)計(jì)標(biāo)準(zhǔn)化，提高設(shè)計(jì)的可重用性。如果有c語(yǔ)言的編程經(jīng)驗(yàn)，只需很短的時(shí)間內(nèi)就能學(xué)會(huì)和掌握verilog hdl，因此，verilog hdl可以作為學(xué)習(xí)hdl設(shè)計(jì)方法的入門和基礎(chǔ)。

關(guān)于學(xué)習(xí)硬件描述語(yǔ)言Verilog

3，誰(shuí)能介紹一下硬件描述語(yǔ)言VHDL

硬件描述語(yǔ)言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場(chǎng)可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。硬件描述語(yǔ)言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，VHDL和Verilog HDL語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為IEEE標(biāo)準(zhǔn)。現(xiàn)在，隨著系統(tǒng)級(jí)FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語(yǔ)言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語(yǔ)言，像Superlog、SystemC、Cynlib C++等等。究竟選擇哪種語(yǔ)言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計(jì)做一些有意義的工作，也為發(fā)展我們未來(lái)的芯片設(shè)計(jì)技術(shù)打好基礎(chǔ)

很多軟件都可以的，比較入門的是max+plusquartus ii比較新，功能更強(qiáng)。

誰(shuí)能介紹一下硬件描述語(yǔ)言VHDL

4，根據(jù)ic timing 怎么寫verilog語(yǔ)言

Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言．Verilog HDL可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。　　Verilog HDL適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述．　　Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無(wú)關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過(guò)多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路．　　Verilog HDL是一種硬件描述語(yǔ)言(hardware description language)，為了制作數(shù)字電路而用來(lái)描述ASICs和FPGA的設(shè)計(jì)之用。Verilog 的設(shè)計(jì)者想要以 C 編程語(yǔ)言為基礎(chǔ)設(shè)計(jì)一種語(yǔ)言，可以使工程師比較容易學(xué)習(xí)。　　Verilog 是由en:Gateway Design Automation公司于大約1984年開(kāi)始發(fā)展。Gateway Design Automation公司后來(lái)被 Cadence Design Systems于1990年所購(gòu)并?，F(xiàn)在 Cadence 對(duì)于 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財(cái)產(chǎn)權(quán)。如果您是專用集成電路（ASIC）設(shè)計(jì)人員，則必須首先掌握verilog，因?yàn)樵贗C設(shè)計(jì)領(lǐng)域，90％以上的公司都是采用verilog進(jìn)行IC設(shè)計(jì)。設(shè)計(jì)人員通過(guò)計(jì)算機(jī)對(duì)HDL語(yǔ)言進(jìn)行邏輯仿真和邏輯綜合，方便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。

你好！Verilog HDL是目前應(yīng)用最為廣泛的硬件描述語(yǔ)言．Verilog HDL可以用來(lái)進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。 Verilog HDL適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述僅代表個(gè)人觀點(diǎn)，不喜勿噴，謝謝。

5，HDL硬件描述語(yǔ)言有什么特點(diǎn)

我們學(xué)了HDL語(yǔ)言，是EDA課程。但是現(xiàn)在還不知道到底能夠用在什么上，集成電路據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的ASIC和FPGA采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。 ,xQEqso

我也正學(xué)這個(gè)呢，簡(jiǎn)單來(lái)說(shuō)就是硬件語(yǔ)言，通過(guò)它來(lái)完成集成電路的設(shè)計(jì)，測(cè)試，因?yàn)閷⑿酒圃斐鰜?lái)后再測(cè)試陳本非常高昂~硬件描述語(yǔ)言hdl是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（eda）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。接下去，再用專用集成電路asic或現(xiàn)場(chǎng)可編程門陣列fpga自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國(guó)硅谷約有90%以上的asic和fpga采用硬件描述語(yǔ)言進(jìn)行設(shè)計(jì)。硬件描述語(yǔ)言hdl的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語(yǔ)言，對(duì)設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用。但是，這些語(yǔ)言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語(yǔ)言使用戶無(wú)所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語(yǔ)言。20世紀(jì)80年代后期，vhdl和veriloghdl語(yǔ)言適應(yīng)了這種趨勢(shì)的要求，先后成為ieee標(biāo)準(zhǔn)?，F(xiàn)在，隨著系統(tǒng)級(jí)fpga以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來(lái)越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來(lái)越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語(yǔ)言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語(yǔ)言，像superlog、systemc、cynlibc++等等。究竟選擇哪種語(yǔ)言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行激烈的討論。因此，完全有必要在這方面作一些比較研究，為eda設(shè)計(jì)做一些有意義的工作，也為發(fā)展我們未來(lái)的芯片設(shè)計(jì)技術(shù)打好基礎(chǔ)

6，VHDL語(yǔ)言是什么東東

VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生于 1982 年[18]。1987 年底，VHDL被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在新的世紀(jì)中，VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)我個(gè)人說(shuō)的可能會(huì)太籠統(tǒng)，怕你不明白，就找別人的來(lái)給你看看

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hdl語(yǔ)言，硬件描述語(yǔ)言verilog的特點(diǎn)有哪些

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2，關(guān)于學(xué)習(xí)硬件描述語(yǔ)言Verilog

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