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negedge，關(guān)于verilog中兩個(gè)always的關(guān)系問題

來源：整理時(shí)間：2023-09-03 23:52:10 編輯：智能門戶手機(jī)版

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1，關(guān)于verilog中兩個(gè)always的關(guān)系問題
2，verilog hdl中有了posedge和negedge為什么還要用脈沖邊沿檢測(cè)
3，verilog中同步或異步復(fù)位信號(hào)釋放其中釋放什么意思代表了什么
4，verilog中縮減運(yùn)算符

1，關(guān)于verilog中兩個(gè)always的關(guān)系問題

第一個(gè)always塊中把enclk當(dāng)成普通信號(hào)而把datain當(dāng)時(shí)鐘信號(hào)，第二個(gè)always塊中把enclk當(dāng)時(shí)鐘信號(hào)，這在一般的設(shè)計(jì)當(dāng)中是不允許的。如果非要這樣用，則因?yàn)橛卸鄠€(gè)時(shí)鐘，需要特別做同步處理，否則做成的硬件不能正常工作。

關(guān)于verilog中兩個(gè)always的關(guān)系問題

2，verilog hdl中有了posedge和negedge為什么還要用脈沖邊沿檢測(cè)

脈沖邊緣檢測(cè)方法更準(zhǔn)確的說是實(shí)現(xiàn)有效脈沖邊緣的檢測(cè)，它實(shí)際上包含了無效脈沖邊緣的濾除功能（俗稱消抖）。因此，不能直接采用原始輸入脈沖用negedge/posedge語句來實(shí)現(xiàn)。當(dāng)然，換句話說，如果你用該兩條語句，但實(shí)際用的脈沖信號(hào)是經(jīng)過消抖等處理的話，其實(shí)也是可以的。個(gè)人的看法，供參考。

verilog hdl中有了posedge和negedge為什么還要用脈沖邊沿檢測(cè)

3，verilog中同步或異步復(fù)位信號(hào)釋放其中釋放什么意思代表了什么

復(fù)位釋放就是從有效到無效（例如如果復(fù)位是高有效就是由高變低）英文通常用的是de-assert 而assert指的是從無效到有效

異步復(fù)位只是指，復(fù)位不受時(shí)鐘的控制，但其他操作還是與clk有關(guān)的！always @(posedge clk or negedge reset)是指clk上升沿和reset下降沿兩種情況下都會(huì)觸發(fā)always內(nèi)部的邏輯；always @(negedge reset)是指只有reset下降沿才會(huì)觸發(fā)always內(nèi)部的邏輯。

verilog中同步或異步復(fù)位信號(hào)釋放其中釋放什么意思代表了什么

4，verilog中縮減運(yùn)算符

從b的最高位開始逐次進(jìn)行異或.

（1）所有綜合工具都支持的結(jié)構(gòu):always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。（2）所有綜合工具都不支持的結(jié)構(gòu):time，defparam，$finish，fork，join，initial，delays，udp，wait。（3）有些工具支持有些工具不支持的結(jié)構(gòu):casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。建立可綜合模型的原則要保證veriloghdl賦值語句的可綜合性，在建模時(shí)應(yīng)注意以下要點(diǎn):（1）不使用initial。（2）不使用#10。（3）不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。（4）不使用用戶自定義原語（udp元件）。（5）盡量使用同步方式設(shè)計(jì)電路。（6）除非是關(guān)鍵路徑的設(shè)計(jì)，一般不采用調(diào)用門級(jí)元件來描述設(shè)計(jì)的方法，建議采用行為語句來完成設(shè)計(jì)。（7）用always過程塊描述組合邏輯，應(yīng)在敏感信號(hào)列表中列出所有的輸入信號(hào)。（8）所有的內(nèi)部寄存器都應(yīng)該能夠被復(fù)位，在使用fpga實(shí)現(xiàn)設(shè)計(jì)時(shí)，應(yīng)盡量使用器件的全局復(fù)位端作為系統(tǒng)總的復(fù)位。（9）對(duì)時(shí)序邏輯描述和建模，應(yīng)盡量使用非阻塞賦值方式。對(duì)組合邏輯描述和建模，既可以用阻塞賦值，也可以用非阻塞賦值。但在同一個(gè)過程塊中，最好不要同時(shí)用阻塞賦值和非阻塞賦值。（10）不能在一個(gè)以上的always過程塊中對(duì)同一個(gè)變量賦值。而對(duì)同一個(gè)賦值對(duì)象不能既使用阻塞式賦值，又使用非阻塞式賦值。（11）如果不打算把變量推導(dǎo)成鎖存器，那么必須在if語句或case語句的所有條件分支中都對(duì)變量明確地賦值。（12）避免混合使用上升沿和下降沿觸發(fā)的觸發(fā)器。（13）同一個(gè)變量的賦值不能受多個(gè)時(shí)鐘控制，也不能受兩種不同的時(shí)鐘條件（或者不同的時(shí)鐘沿）控制。（14）避免在case語句的分支項(xiàng)中使用x值或z值。不能綜合的語句:1、initial只能在testbench中使用，不能綜合。（我用ise9.1綜合時(shí)，有的簡(jiǎn)單的initial也可以綜合，不知道為什么）2、eventsevent在同步testbench時(shí)更有用，不能綜合。3、real不支持real數(shù)據(jù)類型的綜合。4、time不支持time數(shù)據(jù)類型的綜合。5、force和release不支持force和release的綜合。6、assign和deassign不支持對(duì)reg數(shù)據(jù)類型的assign或deassign進(jìn)行綜合，支持對(duì)wire數(shù)據(jù)類型的assign或deassign進(jìn)行綜合。7、forkjoin不可綜合，可以使用非塊語句達(dá)到同樣的效果。8、primitives支持門級(jí)原語的綜合，不支持非門級(jí)原語的綜合。9、table不支持udp和table的綜合。10、敏感列表里同時(shí)帶有posedge和negedge如:always@(posedgeclkornegedgeclk)beginend這個(gè)always塊不可綜合。11、同一個(gè)reg變量被多個(gè)always塊驅(qū)動(dòng)12、延時(shí)以#開頭的延時(shí)不可綜合成硬件電路延時(shí)，綜合工具會(huì)忽略所有延時(shí)代碼，但不會(huì)報(bào)錯(cuò)。如:a=#10b；這里的#10是用于仿真時(shí)的延時(shí)，在綜合的時(shí)候綜合工具會(huì)忽略它。也就是說，在綜合的時(shí)候上式等同于a=b；13、與x、z的比較可能會(huì)有人喜歡在條件表達(dá)式中把數(shù)據(jù)和x(或z)進(jìn)行比較，殊不知這是不可綜合的，綜合工具同樣會(huì)忽略。所以要確保信號(hào)只有兩個(gè)狀態(tài):0或1。