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vhdl，VHDL 語言到底是什么東西

來源：整理時間：2023-08-16 07:30:58 編輯：智能門戶手機版

本文目錄一覽

1，VHDL 語言到底是什么東西
2，VHDL是啥語言
3，VHDL是怎么樣的一個設(shè)計思想看了幾天書和程序發(fā)現(xiàn)越來越糊
4，VHDL 什么意思
5，VHDL是什么
6，什么是VHDL語言有什么用

1，VHDL 語言到底是什么東西

就是一種你不會的語言！

后綴名一致，保存文件名相同。

yo .~ 你這問題停不錯的嘛。。~

VHDL 語言到底是什么東西

2，VHDL是啥語言

硬件描述語言（Hardware Description Language）；甚高速集成電路硬件描述語言（Very High Speed Integrated Circuits Hardware Description Language）

VHDL是啥語言

3，VHDL是怎么樣的一個設(shè)計思想看了幾天書和程序發(fā)現(xiàn)越來越糊

我也說下自己淺顯的看法吧。VHDL是用在FPGA上的，你寫完VHDL之后，經(jīng)過布局布線一系列的過程，最終下到FPGA上，這時候FPGA會構(gòu)造相應的數(shù)字電路（就是用門來實現(xiàn)的），達到你程序的功能。最終VHDL是實現(xiàn)的一個數(shù)字電路，很明顯這就和C語言有很多區(qū)別了。你感覺比較奇怪的，應該就是VHDL的并行執(zhí)行了。其實也很簡單，你想想實際的數(shù)字電路，不就是并行的嗎。個人推薦有條件的話，多寫寫程序上板子調(diào)一調(diào)，很能加深理解的。

VHDL是怎么樣的一個設(shè)計思想看了幾天書和程序發(fā)現(xiàn)越來越糊

4，VHDL 什么意思

VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。

&的意思就是連接，比如兩個一位的信號a，b通過c<=“a&b”就合成為一個2位的信號c

:=是為變量賦值。<=是為信號賦值。

5，VHDL是什么

VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE-1076（簡稱87版)之后，各EDA公司相繼推出自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，簡稱93版。VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，得到眾多EDA公司支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。

vhdl的英文全寫是：vhsic（very high speed integrated circuit）hardware descriptiong language.翻譯成中文就是超高速集成電路硬件描述語言。 vhdl語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。

http://baike.baidu.com/view/1201.htm

超高速集成電路硬件描述語言（Very-High-Speed Integrated Circuit HardwareDescription Language）

6，什么是VHDL語言有什么用

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言。自IEEE公布了VHDL的標準版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL于Verilog語言將承擔起大部分的數(shù)字系統(tǒng)設(shè)計任務。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點