并行加法器，用兩個4位并行加法器和適當的邏輯門電路實現XYZ

來源：整理時間：2025-02-27 13:40:18 編輯：智能門戶手機版

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1，用兩個4位并行加法器和適當的邏輯門電路實現XYZ
2，如何用一位全加器設計4位串行進行二進制并行加法器
3，設計一個8位二進制并行加法器在控制變量M的控制下既能做加法
4，加法器原理

1，用兩個4位并行加法器和適當的邏輯門電路實現XYZ

不用，只需利用兩個74LS283，第一個實現X+Y，再利用與門算出Z分別與（X+Y)算出來的結果相乘后的結果，然后利用第二個74LS283將相乘后的結果加起來，就可以了。

任務占坑

用兩個4位并行加法器和適當的邏輯門電路實現XYZ

2，如何用一位全加器設計4位串行進行二進制并行加法器

加法器是基于二進制邏輯關系5261設計的。假設計算的是 a1+a2，和為4102c[1：0]，有下列兩種關系：1. a1和a2都為1時，進位c[1]=1，即邏輯與1653；2. a1和a2只有一個為1時，低位c[0]=1，即邏輯異或回；因此加法器的實現方式為答 c[1]=a1 and a2， c[0]=a1 xor a2 。

如何用一位全加器設計4位串行進行二進制并行加法器

3，設計一個8位二進制并行加法器在控制變量M的控制下既能做加法

用異或門，來控制求反加一。用 283 即可實現加減運算。

我的回答是：用4位二進制并行加法器設計一個4位二進制并行加法/減法器. 解設a和b分別為4位二進制數，其中a=a4a3a2a1為被加數(或被減數)，b=b4b3b2b1為加數(或減數)，s=s4s3s2s1為和數(或差數)。并令m為功能選擇變量，當m=0時，執(zhí)行a＋b；當m=1時，執(zhí)行a－b。減法采用補碼運算。可用一片4位二進制并行加法器和4個異或門實現上述邏輯功能。具體可將4位二進制數a直接加到并行加法器的a4、a3、a2和a1輸入端，4位二進制數b通過異或門加到并行加法器的b4、b3、b2和b1輸入端。并將功能選擇變量m作為異或門的另一個輸入且同時加到并行加法器的c0進位輸入端

設計一個8位二進制并行加法器在控制變量M的控制下既能做加法

4，加法器原理

【中文名】：加法器【外文名】：Pascaline【定義】：產生數的和的裝置【作用】：產生數的和【出入】：加數和被加數【類型】：一種數位電路【舉例】：BCD、加三碼【工作原理】：設一個n位的加法器的第i位輸入為ai、bi、ci，輸出si和ci+1，其中ci是低位來的進位，ci+1（i=n-1，n-2，…，1，0）是向高位的進位，c0是整個加法器的進位輸入，而cn是整個加法器的進位輸出。則和si=aiii+ibii+iici+aibici ，(1)進位ci+1=aibi+aici+bici ，(2)令 gi=aibi， (3)pi=ai+bi， (4)則 ci+1= gi+pici， (5)只要aibi=1，就會產生向i+1位的進位，稱g為進位產生函數；同樣，只要ai+bi=1，就會把ci傳遞到i+1位，所以稱p為進位傳遞函數。把式(5)展開，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。隨著位數的增加式(6)會加長，但總保持三個邏輯級的深度，因此形成進位的延遲是與位數無關的常數。一旦進位（c1~cn-1）算出以后，和也就可由式（1）得出。使用上述公式來并行產生所有進位的加法器就是超前進位加法器。產生gi和pi需要一級門延遲，ci 需要兩級，si需要兩級，總共需要五級門延遲。與串聯(lián)加法器（一般要2n級門延遲）相比，（特別是n比較大的時候）超前進位加法器的延遲時間大大縮短了。

他說的對。

《數字電子技術基礎》里面有