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verilog語言，誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)

來源：整理 時(shí)間：2023-08-29 10:33:41 編輯：智能門戶 手機(jī)版

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1，誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)

這是一種硬件語言！聽說挺不錯(cuò)的，但我沒學(xué)過！

誰知道Verilog是什么東西呀幫忙找個(gè)錯(cuò)

2，感覺verilog語言中沒有必要把函數(shù)與任務(wù)分開處理整合成C中的函數(shù)

最好不用1. 首先verilog是硬件語言，是并行的執(zhí)行方式2. C是軟件語言，串行的執(zhí)行方式請樓主在學(xué)verilog時(shí)就要轉(zhuǎn)變一種思維方式，verilog寫成的將來都必須要成綜合成電路的，如果整合在一起電路會(huì)非常臃腫，實(shí)現(xiàn)功率并不高，這跟C有很大的區(qū)別一般函數(shù)和任務(wù)盡量少用，除非是testbench或運(yùn)算中非用不可以的

感覺verilog語言中沒有必要把函數(shù)與任務(wù)分開處理整合成C中的函數(shù)

3，如何進(jìn)一步深入學(xué)習(xí)verilog

首先告訴你，Verilog語法了解了你不能很好的設(shè)計(jì)FPGA，你先把數(shù)字電路學(xué)好了。各種編程語言只是一種描述方式，硬件設(shè)計(jì)的思想才是你需要學(xué)習(xí)和掌握的。你學(xué)C語言之前，肯定學(xué)過匯編吧，干嘛要學(xué)？因?yàn)?，機(jī)器需要執(zhí)行的是指令，不是你將語言寫好了就能執(zhí)行的很好。有些工程師不會(huì)編程語言，但是設(shè)計(jì)能力依然很強(qiáng)。 叮叮恥顧儕該抽雙處晶另外，HDL語言和一般的軟件類語言有很大的區(qū)別，別用軟件的思維去考慮。培養(yǎng)自己的硬件思維，可以先找些別人寫的比較好的模塊進(jìn)行學(xué)習(xí)，基本的DFF/RAM/FIFO等等。 最后，HDL（Verilog、VHDL）的目前的主要設(shè)計(jì)出了ASIC，還是FPGA的應(yīng)用比較廣泛，因此建議你先選擇一家FPGA，看看其參考設(shè)計(jì)，對你學(xué)習(xí)這些有很大幫忙。
你好！你基礎(chǔ)有了之后 多練習(xí) 語法很重要 多練習(xí)是好的 可以鞏固如有疑問，請追問。

如何進(jìn)一步深入學(xué)習(xí)verilog

4，Verilog語言里如何調(diào)用函數(shù)

verilog中函數(shù)(function)都是有返回值的，在定義函數(shù)時(shí)如果你不聲明返回值的類型和寬度，則默認(rèn)為1個(gè)1位的reg型變量。verilog中調(diào)用函數(shù)和C語言類似，格式為：函數(shù)名(實(shí)參1,實(shí)參2...)例如你定義了一個(gè)函數(shù)die，此函數(shù)中聲明為input的端口為a,b，實(shí)際調(diào)用時(shí)用到的變量為aa,bb，假設(shè)要把返回值賦給q，則調(diào)用語句為：q=die(aa,bb);需要注意的是不能把die(aa,bb)作為一條完整的語句，它實(shí)際相當(dāng)于一個(gè)操作數(shù)。 ——Medied.Lee
tools-megawizard plugin manager-next-arithmetic-lpm_divide設(shè)置好以后，生成，會(huì)有幾個(gè)文件產(chǎn)生，打開*.v或者*.vhd，里面就有除法器的定義，在主文件中調(diào)用即可。

5，請問 用什么軟件來 編寫verilog 語言

請問 用什么軟件來 編寫verilog 語言？首先，應(yīng)該是用什么軟件來仿真 verilog語言描述的電路。用ModelSim VCS NCverilog都可以，ISE也有自帶的仿真器的使用ise嗎？ 為什么裝上ise后有很多個(gè)可執(zhí)行的exe文件，到底該運(yùn)行哪個(gè)？xilinx platform studio 應(yīng)該是用這個(gè)，ISE是用來做RTL代碼，仿真，綜合的，下載的話要生成相應(yīng)的bit流，然后下載，如果要出效果，還要寫constrain文件，做管腳、時(shí)序等相應(yīng)的設(shè)置還有 想要生成能下載到fpga中的文件，是不是也是通過ise來生成的？對，是用ISE來生成，綜合 布局布線后，生成bit流文件，通過并口和Jtag都可以下載寫vhdl可以用 quartus還有個(gè)軟件叫 xilinx platform studio 這個(gè)是用來干什么的？ 這個(gè)軟件已經(jīng)解釋了，我回去看看實(shí)驗(yàn)室電腦給你確認(rèn)下，成天用vcs，ISE好久沒碰了謝謝有問題在聯(lián)系
現(xiàn)在的主流仿真器（vcs, nc, modelsim）都支持混合仿真用modelsim進(jìn)行混合仿真只有編譯命令有區(qū)別（vcom編譯.vhd vlog編譯.v） 其它都一樣

6，verilog語言有什么作用

主要用于可編程控制器部分，在一些高精度場合應(yīng)用的，有特殊的要求
verilog hdl是目前應(yīng)用最為廣泛的硬件描述語言．verilog hdl可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合，仿真驗(yàn)證和時(shí)序分析等。 verilog hdl適合算法級(jí)，寄存器級(jí)，邏輯級(jí)，門級(jí)和版圖級(jí)等各個(gè)層次的設(shè)計(jì)和描述． verilog hdl進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無關(guān)性．這使得工程師在功能設(shè)計(jì)，邏輯驗(yàn)證階段可以不必過多考慮門級(jí)及工藝實(shí)現(xiàn)的具體細(xì)節(jié)，只需根據(jù)系統(tǒng)設(shè)計(jì)的要求施加不同的約束條件，即可設(shè)計(jì)出實(shí)際電路． verilog hdl是一種硬件描述語言(hardware description language)，為了制作數(shù)字電路而用來描述asics和fpga的設(shè)計(jì)之用。verilog 的設(shè)計(jì)者想要以 c 編程語言為基礎(chǔ)設(shè)計(jì)一種語言，可以使工程師比較容易學(xué)習(xí)。 verilog 是由en:gateway design automation公司于大約1984年開始發(fā)展。gateway design automation公司后來被 cadence design systems于1990年所購并。現(xiàn)在 cadence 對于 gateway 公司的 verilog 和 verilog-xl 模擬器擁有全部的財(cái)產(chǎn)權(quán)。如果您是專用集成電路（asic）設(shè)計(jì)人員，則必須首先掌握verilog，因?yàn)樵趇c設(shè)計(jì)領(lǐng)域，90％以上的公司都是采用verilog進(jìn)行ic設(shè)計(jì)。設(shè)計(jì)人員通過計(jì)算機(jī)對hdl語言進(jìn)行邏輯仿真和邏輯綜合，方便高效地設(shè)計(jì)數(shù)字電路及其產(chǎn)品。
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