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posedge，verilog中posedge后面都是時(shí)鐘clk能不能跟其他信號(hào)呢

來(lái)源：整理 時(shí)間：2023-08-24 08:54:26 編輯：智能門(mén)戶(hù) 手機(jī)版

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1，verilog中posedge后面都是時(shí)鐘clk能不能跟其他信號(hào)呢

是的，在a的上升沿，c就會(huì)變?yōu)?
或許可以。

verilog中posedge后面都是時(shí)鐘clk能不能跟其他信號(hào)呢

2，verilog中if的判斷語(yǔ)句可以寫(xiě)posedge 某信號(hào)嗎

always @ (posedge clk or negedge reset) begin if(!reset) .....end因?yàn)槭莕egedge ，所以是reset為低時(shí)復(fù)位。

verilog中if的判斷語(yǔ)句可以寫(xiě)posedge 某信號(hào)嗎

3，Verilog 小問(wèn)題

高電平有效根本不用posedge，這個(gè)你搞錯(cuò)了。應(yīng)該就是電平觸發(fā)always@（sig）或者assign a = sig ？1：0。
高電平觸發(fā)不是posedge也不是@（sig），@（sig）是電平變化觸發(fā)，就是電平一有變化就觸發(fā)

Verilog 小問(wèn)題

4，verilog hdl中有了posedge和negedge為什么還要用脈沖邊沿檢測(cè)

脈沖邊緣檢測(cè)方法更準(zhǔn)確的說(shuō)是實(shí)現(xiàn)有效脈沖邊緣的檢測(cè)，它實(shí)際上包含了無(wú)效脈沖邊緣的濾除功能（俗稱(chēng)消抖）。因此，不能直接采用原始輸入脈沖用negedge/posedge語(yǔ)句來(lái)實(shí)現(xiàn)。當(dāng)然，換句話(huà)說(shuō)，如果你用該兩條語(yǔ)句，但實(shí)際用的脈沖信號(hào)是經(jīng)過(guò)消抖等處理的話(huà)，其實(shí)也是可以的。個(gè)人的看法，供參考。

5，雙邊沿與上升下降沿區(qū)別

：posedge 2、下降沿：上升沿觸發(fā) always @( posedge clk ) begin .....：negedge 3......、雙邊沿.：edge(即上升沿下降沿均觸發(fā)) 例.： 1....、上升沿.Verilog有三種邊沿觸發(fā)關(guān)鍵字..
沒(méi)看懂什么意思？

6，verilog if條件中能用posedge作為判斷條件嗎

不可以，因?yàn)橐话隳愕腶lways塊是上升沿觸發(fā)的，在一個(gè)上升沿中捕捉另一個(gè)上升沿，是不太現(xiàn)實(shí)的。。你可以給他來(lái)個(gè)緩存賦值，通過(guò)判斷此刻的值和上一個(gè)時(shí)鐘時(shí)的值是否不同，來(lái)實(shí)現(xiàn)判定某個(gè)變量變化的目的。。
不可以的。。。。。
你好！可以做一個(gè)出來(lái)，a_last<=a; if(a&&~a_last)就是上升沿了僅代表個(gè)人觀(guān)點(diǎn)，不喜勿噴，謝謝。
文章TAG：verilog后面都是時(shí)鐘posedge

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