模擬集成電路設(shè)計(jì)，模擬集成電路設(shè)計(jì)學(xué)習(xí)方法

來源：整理時(shí)間：2023-08-27 06:51:41 編輯：智能門戶手機(jī)版

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1，模擬集成電路設(shè)計(jì)學(xué)習(xí)方法
2，模擬電子電路設(shè)計(jì)步驟
3，關(guān)于模擬集成電路設(shè)計(jì)
4，模擬CMOS集成電路設(shè)計(jì)
5，怎樣學(xué)好模擬集成電路設(shè)計(jì)
6，要設(shè)計(jì)集成電路版需要了解哪些知識(shí)

1，模擬集成電路設(shè)計(jì)學(xué)習(xí)方法

在大學(xué)期間的學(xué)習(xí)方法，相信老師會(huì)有介紹。這里只說一條：要有耐心。有個(gè)說法：模擬集成電路，大學(xué)畢業(yè)后參加工作，五年后出徒，十年能設(shè)計(jì)出一款不錯(cuò)的產(chǎn)品。

我覺得模擬電路的設(shè)計(jì)，還是要從模擬電路的分離設(shè)計(jì)開始，很多東西都是相通的。

模擬集成電路設(shè)計(jì)學(xué)習(xí)方法

2，模擬電子電路設(shè)計(jì)步驟

(1) 明確設(shè)計(jì)任務(wù)和要求。 (2) 選擇總體方案。 (3) 設(shè)計(jì)單元電路。 (4) 計(jì)算參數(shù)。 (5) 選擇元器件。 (6) 繪制總體電路圖。 (7) 審查電路圖。 (8) 組裝與調(diào)試。 (9) 撰寫設(shè)計(jì)報(bào)告

1.拿到項(xiàng)目 2.選擇方案 3.設(shè)計(jì)電路 4.仿真調(diào)試 5.制板

模擬電子電路設(shè)計(jì)步驟

3，關(guān)于模擬集成電路設(shè)計(jì)

模擬設(shè)計(jì)入門門檻很高 COMS模擬設(shè)計(jì)有四大圣經(jīng)本科生嗎，Gray.Mayer和Razavi那兩本書總的要看吧還要學(xué)學(xué)版圖設(shè)計(jì) 學(xué)仿真工具想要從是模擬設(shè)計(jì)，大四做設(shè)計(jì) 爭取流片是必須的模擬IC設(shè)計(jì)，在中國也就那么兩三所學(xué)校出來的人能用所以，最好去讀復(fù)旦研究生。中國微電子設(shè)計(jì)方向最好的學(xué)校要是有機(jī)會(huì)出國那更好好看來你對(duì)IC領(lǐng)域還不了解啊看你學(xué)的課程應(yīng)該是微電子啊？不是我說的容易是模擬設(shè)計(jì)入行門檻高本科生沒幾個(gè)有機(jī)會(huì)做模擬設(shè)計(jì)的你先把我說的Gray.Mayer和Razavi兩本入門看下來再說吧你可以去EETOP論壇的IC版塊了解下IC領(lǐng)域

有一門專業(yè)的課你沒說到啊，電子線路，這門課才是最對(duì)口的估計(jì)來不及了，要么你去讀這個(gè)方向的碩士吧

模擬集成電路設(shè)計(jì)可以用hspice進(jìn)行網(wǎng)表仿真，不過hspice不能畫版圖和提取寄生參數(shù)。你可以用cadence的ic5141，ic610甚至更高版本來做模擬設(shè)計(jì)。orcad是進(jìn)行電路版級(jí)設(shè)計(jì)的軟件，和集成電路設(shè)計(jì)軟件不是一個(gè)概念。

關(guān)于模擬集成電路設(shè)計(jì)

4，模擬CMOS集成電路設(shè)計(jì)

應(yīng)該學(xué)習(xí)模擬電路設(shè)計(jì)。通過學(xué)習(xí)，了解電路如何設(shè)計(jì)。需要考慮的點(diǎn)有哪些，怎么來trade off些參數(shù)。然后能獨(dú)立設(shè)計(jì)完整的2級(jí)運(yùn)放。了解其他常見模擬電路的設(shè)計(jì)。分析方法是重要，但結(jié)論性的公式更常用。公式是別人智慧的結(jié)晶，你以后可以站在巨人的肩膀上更有效的快速前進(jìn)。如果每次都從最原始的開始推，別人把運(yùn)放都設(shè)計(jì)完了，你剛完成個(gè)輸入級(jí)的設(shè)計(jì)。尤其在考試中時(shí)，節(jié)省的時(shí)間很寶貴。但只知道公式，會(huì)被人牽著鼻子走，不了解分析方法，就難有突破。建議可以先記公式，進(jìn)行電路設(shè)計(jì)，當(dāng)熟練運(yùn)用了，在回過頭翻看分析方法，會(huì)溫故而知新的。涉及模擬CMOS設(shè)計(jì)的書很多，不同作者有不同風(fēng)格。Paul Gray書中，更多的是理論推導(dǎo)，要耐著性子看，內(nèi)容很實(shí)際。拉扎維的書，在很多方面都已經(jīng)從簡了。帶著點(diǎn)升華。對(duì)讀者提綱挈領(lǐng)的理解比較有用。他更善于從直觀的角度去看問題，分析問題。

去問凱迪的老杜，他是專家

你能夠想到這些，說明你還沒被應(yīng)試教育洗壞腦子，知識(shí)的學(xué)習(xí)不能局限于課本或者老師。老師授課水平有高有低，教材質(zhì)量有優(yōu)有劣，只要自己學(xué)到真正有用的知識(shí)才最重要

我們老師也很推崇這本書，作為我們的參考教材了。老師說的是：先要學(xué)會(huì)分析，才能設(shè)計(jì)。等你把這本書吃透了，所以的都會(huì)分析了，等到設(shè)計(jì)的時(shí)候就會(huì)有知覺的靈感了吧。也許。另外，設(shè)計(jì)之后的sizing和測試等等都是需要很強(qiáng)分析能力才成。公式不需要背下來，用的時(shí)候去查一下就成了。但是一定要知道什么公式用在哪里，為什么用。查的時(shí)候也能找到。我們考試的時(shí)候都是可以帶公式紙的。

原來老外是這樣作學(xué)問的。原來中國的教科書和科技專著，都是抄襲的，而且只是抄襲簡單的部分而已，沒有幾個(gè)去全部復(fù)制。

5，怎樣學(xué)好模擬集成電路設(shè)計(jì)

學(xué)習(xí)模擬電路設(shè)計(jì)首先要從分析模擬電路開始，模擬電路分析應(yīng)遵循以下步驟：首先確定分析的目的，明確電路的問題；其次，將復(fù)雜電路分解成你熟識(shí)的基本電路模塊；第三，利用基本電路模塊的模型給系統(tǒng)建模；第四，對(duì)系統(tǒng)模型進(jìn)行手工計(jì)算；第五，用仿真驗(yàn)證手工計(jì)算結(jié)果，如若不一致，則必須仔細(xì)查找其原因，而不能盲目的相信仿真結(jié)果。　　另外，在做電路設(shè)計(jì)時(shí)，要特別注意電路中的信號(hào)流，包括電源。地。時(shí)鐘。輸入信號(hào)到輸出信號(hào)的通路等關(guān)鍵通路，清楚了解整個(gè)系統(tǒng)的關(guān)鍵信號(hào)流，能更快找出電路中的問題，有效減少電路時(shí)的bug和縮短debug所用的時(shí)間。　　前文中提到模擬電路的版圖設(shè)計(jì)不光關(guān)系到芯片的性能和面積，還會(huì)影響芯片的功能，使芯片完全失效，因此我還想談下模擬電路設(shè)計(jì)中的版圖設(shè)計(jì)?，F(xiàn)在SOC已成為芯片設(shè)計(jì)的主流趨勢，將模擬電路與數(shù)字電路集成在一塊芯片上，這將模擬電路的版圖設(shè)計(jì)提高到一個(gè)新的難度。模擬電路版圖設(shè)計(jì)的關(guān)鍵有兩點(diǎn)：一是匹配；二是電源、地和關(guān)鍵信號(hào)的走線。有些前輩說模擬集成電路做的就是匹配，在高性能模擬集成電路中更是如此，匹配是降低offset、降低非線性失真、提高共模抑制比和電源抑制比。減小工藝溫度和電源電壓對(duì)芯片性能影響的重要措施，比如bandgap電路的兩個(gè)bipolar管子之比通常是1:8，這就是為了版圖設(shè)計(jì)時(shí)更好地匹配。電源。地以及關(guān)鍵信號(hào)的走線設(shè)計(jì)主要是為了降低數(shù)字電路對(duì)模擬電路的干擾以及模擬電路中的敏感模塊受模擬電路其他模塊干擾。具體的學(xué)習(xí)方法是首先學(xué)習(xí)模擬版圖的藝術(shù)這本書，掌握基本的模擬版圖設(shè)計(jì)規(guī)則，更深層次的學(xué)習(xí)只能依靠在學(xué)習(xí)和工作中累積經(jīng)驗(yàn)。

我是學(xué)電子工程的，這個(gè)專業(yè)是不錯(cuò)的，學(xué)好了，出來就業(yè)前景是很好的，待業(yè)也好。但本科時(shí)候開這個(gè)專業(yè)有點(diǎn)過早，本科的時(shí)候應(yīng)該還是積累基礎(chǔ)知識(shí)的時(shí)候?？偟膩碚f，這個(gè)專業(yè)有點(diǎn)偏向于研究類型，所以最好能上研究生，才能學(xué)的更深入。我是本科畢業(yè)，所以目前只能做一些應(yīng)用集成電路（就是用你們所設(shè)計(jì)出來的東西來實(shí)現(xiàn)一些電路功能，當(dāng)然層次要比設(shè)計(jì)集成電路低）的工作。

6，要設(shè)計(jì)集成電路版需要了解哪些知識(shí)

集成電路設(shè)計(jì)的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計(jì)基本分為兩部分：芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。芯片硬件設(shè)計(jì)包括：　　1．功能設(shè)計(jì)階段。　　設(shè)計(jì)人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán) 　　境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟　　件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè) 　　計(jì)在電路板上。　　2．設(shè)計(jì)描述和行為級(jí)驗(yàn)證　　能設(shè)計(jì)完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn) 　　這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互　　動(dòng)的訊號(hào)，及未來產(chǎn)品的可靠性。　　決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實(shí)現(xiàn)各模塊的設(shè) 　　計(jì)。接著，利用VHDL 或Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證（function 　　simulation，或行為驗(yàn)證 behavioral simulation）。　　注意，這種功能仿真沒有考慮電路實(shí)際的延遲，但無法獲得精確的結(jié)果。　　3．邏輯綜合　　確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具（synthesizer）進(jìn)行綜合。　　綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯　　電路時(shí)的參考依據(jù)。　　硬件語言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要　　因素。事實(shí)上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法　　只適于做為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。　　邏輯綜合得到門級(jí)網(wǎng)表。　　4．門級(jí)驗(yàn)證（Gate-Level Netlist Verification）　　門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路　　是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。　　注意，此階段仿真需要考慮門電路的延遲。　　5．布局和布線　　布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布　　線則指完成各模塊之間互連的連線。　　注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響SOC 　　的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。　　目前，這一個(gè)行業(yè)仍然是中國的空缺，開設(shè)集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)的大學(xué)還比較少，其中師資較好的學(xué)校有上海交通大學(xué)，哈爾濱工業(yè)大學(xué)，西安電子科技大學(xué)，電子科技大學(xué)，哈爾濱理工大學(xué),復(fù)旦大學(xué)，華東師范大學(xué)等。　　模擬集成電路設(shè)計(jì)的一般過程：　　1.電路設(shè)計(jì) 　　依據(jù)電路功能完成電路的設(shè)計(jì)。　　2.前仿真　　電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。　　3.版圖設(shè)計(jì)（Layout）　　依據(jù)所設(shè)計(jì)的電路畫版圖。一般使用Cadence軟件。　　4.后仿真　　對(duì)所畫的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計(jì)版圖。　　5.后續(xù)處理　　將版圖文件生成GDSII文件交予Foundry流片。